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NoC资源网络接口设计[通信与网络][其他]

资源网络接口是片上网络处理单元向路由节点发送数据的一个通信接口，负责把处理单元发送的数据打包成路由节点所识别的数据。针对该接口高速传输要求，采用请求、应答通信机制方式设计一个资源网络接口。该接口内各模块间通信，以及该接口与处理单元和路由节点间通信均采用异步通信。接口内的打包器采用奇偶格式设计，缓存模块采用时分复用的思想以降低读、写过程延迟。用Verilog HDL语言完成该接口设计，在ModelSim 10.01d平台上验证，最终验证结果表明：设计的资源网络接口能够把处理单元发送来的数据打包成路由节点所识别的数据，且满足高速率数据传输要求。

發(fā)表于：2019/8/21

对负反馈放大电路增益估算的误差研究[模拟设计][其他]

工程应用中，负反馈放大电路的增益常用估算的方法获得。选取各种组态的负反馈放大电路实例，对其电压增益进行估算和实际计算，研究估算的相对误差与负反馈深度的关系，结合理论推导，得出结论：由集成运放组成的以及多级的负反馈放大电路，它们极易形成深度负反馈，增益估算的误差较小，而由分立元件组成的单级放大电路，大多不易形成深度负反馈，估算误差较大；负反馈越深，估算误差就越小；估算的相对误差与负反馈深度的乘积等于1。

發(fā)表于：2019/8/20

一种针对分组密码的抗能量攻击电路设计[模拟设计][其他]

为提高分组密码算法电路的抗能量攻击能力，参考掩码技术的思想，基于取反的基本操作提出了反向交错的概念，对反向交错的关键性质进行了证明，以此为依据设计了一种反向交错的电路结构，并通过加入一级寄存器的方式打乱时序对齐，得到了优化的电路结构，通过功耗随机化的方法提升了算法的抗能量攻击能力。最后将该结构应用到AES-128算法电路中并进行了加解密功能、防护功能和运算性能三方面的验证，结果表明本文设计的电路结构能正确进行加解密，且具有较好的防护效果和运算性能。

發(fā)表于：2019/8/20

基于多层感知机代理模式的地球系统模式物理参数优化方法[嵌入式技术][其他]

地球系统模式中物理参数的不确性会对气候模拟的精度产生巨大的影响，优化物理参数对提高气候预测的准确性至关重要。通常在地球系统模式的参数优化中有多个目标需要同时优化，然而目前常用的进化多目标算法在地球系统模式上使用需要极高的计算代价，因此提出了一种基于多层感知机(MLP)神经网路的多目标代理模式参数优化方法MO-ANN。此方法利用多层感知机建立代理模式，用代理模式来预估候选采样点的优劣，提高了多目标优化的精度和收敛性。在复杂数学函数和单柱大气模式上的对比实验表明，MO-ANN优化算法相对于进化多目标算法具有明显优势，特别是在热带暖池-国际云实验的单柱大气模式中，MO-ANN收敛速度可相对NSGAIII提升5倍以上。

發(fā)表于：2019/8/19

基于图像处理的疲劳驾驶预警研究[嵌入式技术][汽车电子]

基于图像处理知识对疲劳驾驶检测系统进行研究。在构建人脸相关数据库后，主要的疲劳相关信息通过混合模型算法进行获取。首先对图片进行一定的预处理，增加图像增强模块消除实际的光照干扰。采用基于AdaBoost的人脸检测算法为核心检测方法，对人脸的定位以驾驶员眼部特征为关键部位。采用人眼变化曲线分析法与PERCLOS准则相结合的判定方法进行疲劳判定。针对不同需要和特性对疲劳驾驶预警进行优化。实验通过模拟测试验证了关键点定位算法的可实现性与准确性，并验证实际的疲劳测试具有较好的可靠性。

發(fā)表于：2019/8/19

三路带通混叠信号数字接收机设计[通信与网络][通信网络]

为解决三路带通信号混叠问题，提出了一种延时可调的三阶带通采样结构，通过设计数字抗混叠滤波器，可实现对三路带通信号的无混叠接收。给出了仿真实现结果，并对信号进行重构，分析了抗混叠性能，三路带通信号经过抗混叠滤波器后，信号输出信噪比可在28 dB以上。该方法解决了带通采样中多信号混叠问题，增加了采样频率选择范围，可以减少硬件负担，提高了软件无线电的灵活性。

發(fā)表于：2019/8/17

基于近场测试的自参考算法[测试测量][工业自动化]

对于集成度高的天线，必须采用一定的算法才能实现对各个通道的幅度和相位信息准确有效的检测，而现有常见的算法（包括近场校准、FFT算法等）都需要获得相位信息，因此需要天线对测试提供参考通道。这与天线高集成度相悖，也对天线的设计，特别是共形天线的设计提出了更高要求。为解决传统算法依赖参考通道提供参考相位的问题，并针对高集成度天线常用的近场扫描测试系统，设计了自参考算法的解决方案并进行验证。试验表明，采用自参考测试算法进行近场测试的测试结果与传统带独立参考通道的近场测量系统测试结果高度吻合。此外，采用自参考测试算法，不需要单独的参考通道，适用于高集成一体化天线的近场测试，对于已装机的天线现场测试排故具有重要意义。

發(fā)表于：2019/8/17

高压电力廊道巡检机器人控制系统研究[电源技术][工业自动化]

定期巡检是保障高压电力廊道正常生产、安全运行的重要工作。针对电力廊道空间大、内部环境复杂、空气湿度大以及含可燃性气体的问题，设计了一种多传感器、可远程操控的智能巡检机器人，克服了时间和环境的约束，保障了巡检结果的准确性。经测试表明，该巡检机器人既可以完成巡检任务，还具有适应性强、可靠性高、控制灵活且抗干扰性高等优点。

發(fā)表于：2019/8/16

单兵便携式水下综合信息系统设计与实现[测试测量][其他]

针对蛙人特种部队、潜水员等水下作战、作业需求，研发了小型化、一体化、数字化、模块化、低功耗、便携式的综合信息系统。该系统集定位导航、水下通信、探测成像等功能于一体，可有效解决单兵水下面临的看、听、说、行等难题，在军用和民用方面都具有广阔应用前景。

發(fā)表于：2019/8/16

惯性导航系统中浮点计算加速单元设计[模拟设计][汽车电子]

石英振梁加速度计采用频率输出的形式表示加速度，在惯性导航系统中，需要将频率值转换为加速度值，再进行姿态解算。采用软件方法进行浮点计算，需要耗费CPU大量的计算能力。为了优化频率转换的计算速度，设计一种面向频率转换应用的浮点计算加速单元，并基于FPGA进行了实现与验证。结果表明，系统从数据采样到频率转换，然后将频率值转换成加速度进行姿态解算，陀螺仪测得的角速度进行积分，最后完成数据融合，使用本文设计的浮点加速单元来实现频率转换，速度提高了2倍。

發(fā)表于：2019/8/15

基于Kogge-Stone加法器改进的双域模乘器[模拟设计][其他]

模乘作为椭圆曲线公钥密码算法的核心运算，调用频率最高，提高其运算速度对于提高椭圆曲线密码处理器的性能具有重要意义。基于Kogge-Stone加法结构，结合可重构技术，实现一种能够同时支持素数域GF(p)和二元域GF(2m)上模乘运算的双域模乘器，并对模块进行合理复用，节省硬件资源。用Verilog VHDL语言对该模乘器进行RTL级描述，并采用0.18 μm CMOS工艺标准单元库进行逻辑综合。实验结果表明，该双域模乘器的最大时钟频率为476 MHz，占用硬件资源66 518 gates，实现256位的模乘运算仅需0.27 μs。

發(fā)表于：2019/8/15

一种基于可变相位累加器的全数字锁相环[EDA与制造][工业自动化]

提出了一种具有可变相位累加器电路结构的新型全数字锁相环。采用EDA技术完成了对该系统的设计，利用ModelSim软件对所设计的电路进行了系统仿真实验，并进行了硬件实验验证。实验结果表明，含有可变相位累加器构成的全数字锁相环可拓展系统环路的锁相范围，提高锁相频率，降低系统总功耗，并且不会增加FPGA芯片内部的逻辑资源。由于该锁相环内部信号的传递是并行传输，故可大大提高系统的锁相速度。该锁相环能够作为功能模块嵌入进电子系统芯片中，可广泛应用于通信、电子测量和自动控制等领域。

發(fā)表于：2019/8/14

基于APD的2.5D封装中介层自动化设计[EDA与制造][工业自动化]

由于高带宽存储器（High Bandwidth Memory，HBM）的高带宽特性，在2.5D封装中介层（Interposer）的版图设计过程中存在大量HBM接口的连线需要手动完成。介绍了如何使用SKILL语言在Allegro封装设计工具 (Allegro Package Design，APD) 中实现HBM接口的自动布线，将原来的手动布线时间从2周缩短到10 min，大大压缩设计周期。

發(fā)表于：2019/8/14

行为级模型功能比对验证的自动方法学[模拟设计][其他]

在混合信号芯片设计领域，Verilog/Systemverilog/VHDL等行为级模型被广泛应用于描述模拟和混合信号模块的电路特性，用以帮助实现更快速全面的全芯片功能验证。为了保证正确、有效和全面的全芯片功能验证，电路模块的行为级模型和晶体管级设计之间的功能比对验证(Behavior vs.Schematic，BVS)非常关键。在此之前，利用现有的EDA工具，只能进行逻辑状态的BVS矢量检查，而不能进行实数类型的矢量检查。为了更好地描述模拟和混合信号模块的行为特性，采用了Wreal模型和SV-UDT(Systemverilog-User Defined Type), 因此对EDA工具提出了新的要求，需要其支持实数类型的矢量检查。本文描述了一种行为级模型功能比对验证的自动方法学，基于Cadence XPS仿真器的矢量检查功能，可以同时实现逻辑状态和实数类型的自动比对检查。实数类型矢量检查是向EDA供应商Cadence提出的一种新的概念和需求，且已经在XPS仿真器中成功实现。

發(fā)表于：2019/8/13

基于硬件加速器的高性能芯片仿真与验证[可编程逻辑][通信网络]

展示了一款高性能无线局域网芯片采用硬件仿真加速器进行全芯片仿真与验证的工作。该芯片采用了4发4收多天线、256QAM等技术，最高可以实现1.2 Gb/s的数据吞吐率。由于该芯片设计复杂，规模庞大，只使用传统的软件模拟和FPGA仿真难以实现芯片错误的快速定位与解决。在此情况下，使用硬件仿真加速器Palladium XP提供的全电路仿真方式(In-Circuit Emulation mode，ICE mode)成为了更为有效的方式。在实际应用中一个1 000帧的测试用例可以在20 min内完成，相比传统的软件模拟提高了400倍以上的效率，相比FPGA原型系统验证则能够提供所有所需要的波形供下载分析。该方法大大加快了复杂芯片的设计效率。

發(fā)表于：2019/8/13