基于FPGA的JPEG壓縮編碼設(shè)計(jì)與實(shí)現(xiàn)
所屬分類：參考設(shè)計(jì)
上傳者：aet
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標(biāo)簽： FPGA
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文檔介紹：利用FPGA可以并行處理數(shù)據(jù)的優(yōu)點(diǎn)，設(shè)計(jì)出了一種JPEG壓縮編碼電路。并在盡量保證圖像質(zhì)量的前提下，對JPEG的傳統(tǒng)編碼過程進(jìn)行優(yōu)化與調(diào)整，簡化了編碼電路，提高了編碼效率，并生成獨(dú)立IP核，方便調(diào)用。實(shí)驗(yàn)結(jié)果表明，設(shè)計(jì)的編碼電路完全達(dá)到了預(yù)期目的。
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