基于FPGA的四通道視頻縮放引擎的研究及設(shè)計(jì)
所屬分類：參考設(shè)計(jì)
上傳者：aet
文檔大小：490 K
標(biāo)簽： FPGA
所需積分：0分積分不夠怎么辦？
文檔介紹：設(shè)計(jì)了一種可實(shí)現(xiàn)4路視頻信號(hào)縮放和幀率轉(zhuǎn)換的電路架構(gòu)。視頻信號(hào)依次經(jīng)過縮小模塊、幀率轉(zhuǎn)換模塊以及放大模塊，有效地減少了幀率轉(zhuǎn)換對(duì)存儲(chǔ)器帶寬的需求。幀率變換模塊采用輸入和輸出自適應(yīng)調(diào)整的算法，同時(shí)在縮小模塊采用加權(quán)均值算法，而放大模塊則采用四點(diǎn)雙三次插值算法。在滿足視頻放大質(zhì)量要求的基礎(chǔ)上，避免了采用過于復(fù)雜算法而消耗過多的FPGA資源，有效地解決了視頻放大算法實(shí)現(xiàn)視頻縮小時(shí)原始圖像信息量丟失導(dǎo)致圖像失真的問題。
現(xiàn)在下載
VIP會(huì)員，AET專家下載不扣分；重復(fù)下載不扣分，本人上傳資源不扣分。