基于FPGA的雷達(dá)恒虛警模塊的設(shè)計(jì)
所屬分類：參考設(shè)計(jì)
上傳者：aet
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標(biāo)簽： FPGA
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文檔介紹：恒虛警處理技術(shù)可以使雷達(dá)在保持較高發(fā)現(xiàn)概率的同時(shí)，降低虛警概率。為了提高機(jī)載雷達(dá)在雜波與噪聲背景條件下發(fā)現(xiàn)目標(biāo)的能力，針對復(fù)雜統(tǒng)計(jì)模型應(yīng)用的局限性，提出了一種基于FPGA的恒虛警模塊的設(shè)計(jì)思想，并在軟件平臺環(huán)境下，對設(shè)計(jì)方法的可行性進(jìn)行了仿真驗(yàn)證。
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