基于DSP Builder的JPEG靜態(tài)圖像壓縮算法的實(shí)現(xiàn)
所屬分類(lèi):參考設(shè)計(jì)
上傳者:aet
文檔大?。?span>408 K
標(biāo)簽: FPGA
所需積分:0分積分不夠怎么辦?
文檔介紹:利用Altera公司提供的數(shù)字信號(hào)處理開(kāi)發(fā)工具DSP Builder和現(xiàn)代DSP技術(shù),在Matlab/Simulink環(huán)境中建立了JPEG算法模型,并進(jìn)行了仿真驗(yàn)證,最后將編譯代碼下載到硬件上進(jìn)行了在線(xiàn)調(diào)試。
現(xiàn)在下載
VIP會(huì)員,AET專(zhuān)家下載不扣分;重復(fù)下載不扣分,本人上傳資源不扣分。