采用一組RTL以及綜合時序約束完成功能等價(jià)的FPGA和ASIC
所屬分類：技術(shù)論文
上傳者：serena
文檔大?。?span>255 K
標(biāo)簽： FPGA
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文檔介紹：設(shè)計(jì)第一代HardCopy ASIC產(chǎn)品的初衷是“加強(qiáng)”FPGA的查找表(LUT)結(jié)構(gòu)，使用少量定制互聯(lián)層，通過直接連線(ASIC)互聯(lián)來替代可編程交換架構(gòu)。FPGA原型中經(jīng)過“強(qiáng)化”的其他邏輯模塊包括I/O、鎖相環(huán)(PLL)、存儲器以及串化器/解串器(SERDES)通道等，這些都原封不動地應(yīng)用在HardCopy ASIC中。自從推出第一代器件后，Altera又推出了基于130-nm、90-nm和40-nm CMOS技術(shù)的后續(xù)HardCopy ASIC產(chǎn)品。HardCopy ASIC與邏輯門陣列技術(shù)有相似的地方，預(yù)先作好了部分公共“基本”邏輯。某一設(shè)計(jì)的投片會產(chǎn)生兩種金屬/兩種轉(zhuǎn)接層定制金屬層模板，由此定義了某種器件。然后，采用定制金屬模板來處理基本晶片，進(jìn)行測試，裝配到與FPGA原型百分之百引腳兼容、基于相同硅片工藝的封裝中。
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