FPGA設(shè)計驗證關(guān)鍵要點
所屬分類：技術(shù)論文
上傳者：serena
文檔大小：182 K
標(biāo)簽： FPGA
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文檔介紹：不同于ASIC設(shè)計，F(xiàn)PGA設(shè)計中的標(biāo)準(zhǔn)元件或客制化實作，一般欠缺大量的資源及準(zhǔn)備措施可用于設(shè)計驗證。由于可以重新程式化元件，更多時候驗證只是事后的想法。本文將探討在FPGA設(shè)計驗證周期過程中使用的工具及技術(shù)，并逐一審視各項優(yōu)缺點。有效驗證降低設(shè)計風(fēng)險。
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