基于Avalon總線的8051MCU IP核的設(shè)計(jì)
所屬分類：解決方案
上傳者：aet
文檔大?。?span>2375 K
標(biāo)簽： FPGA Altera DE2
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文檔介紹：設(shè)計(jì)了一款基于Avalon總線的8051MCU IP核。它支持MCS-51指令集，優(yōu)化內(nèi)部的結(jié)構(gòu)，通過采用流水線技術(shù)、指令映射技術(shù)、指令預(yù)取技術(shù)、微代碼技術(shù)等極大的提高了IP核的工作速度，使IP核在100MHz時(shí)鐘下，能夠單周期執(zhí)行一條指令。本設(shè)計(jì)使用Modelsim軟件完成了功能仿真和時(shí)序仿真，并在以Altera 公司的Cyclone II FPGA芯片為核心的DE2開發(fā)板上完成了硬件驗(yàn)證。
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