基于FPGA的多路SGMII接口以太網(wǎng)設(shè)計(jì)與測試
所屬分類：技術(shù)論文
上傳者：wwei
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標(biāo)簽： FPGA SGMII 以太網(wǎng)
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文檔介紹：嵌入式處理器受功耗、尺寸、成本限制，一般集成1個或2個以太網(wǎng)控制器，不能滿足某些特定現(xiàn)場對多路以太網(wǎng)數(shù)據(jù)同時(shí)傳輸?shù)男枨?。提出一種基于現(xiàn)場可編程門陣列（FPGA）的以太網(wǎng)設(shè)計(jì)，利用FPGA高速、并行處理優(yōu)勢，集成的串行/解串器（SerDes）資源情況，擴(kuò)展出多路以太網(wǎng)接口進(jìn)行數(shù)據(jù)同時(shí)收發(fā)。與外部物理層（PHY）芯片通信采用串行以太網(wǎng)（SGMII）接口，可以有效減少印制線路板（PCB）尺寸和布線數(shù)量。提出一種針對底層鏈路傳輸可靠性的多級測試方法，最終通過上板調(diào)試驗(yàn)證，12路以太網(wǎng)接口在1 000 Mb/s速率下傳輸穩(wěn)定、數(shù)據(jù)無誤碼。
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