基于FPGA的低資源極化碼SC譯碼架構(gòu)研究與實(shí)現(xiàn)
所屬分類(lèi):技術(shù)論文
上傳者:aetmagazine
文檔大?。?span>691 K
標(biāo)簽: FPGA 極化碼 低資源
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文檔介紹:針對(duì)無(wú)線(xiàn)傳感器網(wǎng)絡(luò)中對(duì)資源消耗及成本敏感的應(yīng)用場(chǎng)景,研究并提出了一種基于FPGA的低資源極化碼連續(xù)刪除(Successive Cancellation,SC)譯碼架構(gòu)。該譯碼架構(gòu)采用同級(jí)計(jì)算單元串行運(yùn)算,不同級(jí)計(jì)算單元并行運(yùn)算,不同組譯碼數(shù)據(jù)并行處理的方式,通過(guò)減少計(jì)算單元(Processing Element,PE)個(gè)數(shù)、復(fù)用寄存器存儲(chǔ)資源提升硬件資源利用率,復(fù)用譯碼延遲提升吞吐率。通過(guò)Xilinx xc7vx330t綜合結(jié)果分析,該譯碼架構(gòu)在碼長(zhǎng)為N=128時(shí)譯碼最高時(shí)鐘頻率為220.444 MHz,吞吐率為89.86 Mb/s,與樹(shù)型SC譯碼架構(gòu)相比,計(jì)算單元利用率提升了14.67倍,在主要硬件資源指標(biāo)查找表(Look-Up-Table,LUT)和觸發(fā)器(Filp-Flop,F(xiàn)F)上分別節(jié)省了74.22%和62.1%。
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