??? 摘 要： 為了提高擴頻" title="擴頻">擴頻系統(tǒng)中同步接收機的靈活性，利用DS-UWB" title="DS-UWB">DS-UWB無載波的特性，設計了一種碼長及碼型可變、工作在碼片" title="碼片">碼片速率的擴頻及其同步電路，在擴頻電路設計時分別采用了PN碼和三進制碼，同步模塊可以復用，采用Verilog HDL描述電路，然后對該電路進行了功能和時序仿真，最后在Altera的CycloneII系列芯片上驗證了該電路，并對采用兩種擴頻碼的適用場合進行了分析。
??? 關鍵詞： MBOK? PN? 擴頻? 同步? 無載波? DS-UWB
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??? 超寬帶無線通信技術由于具有高傳輸率、低功耗和低成本等諸多優(yōu)點，在短距離局域網中有著廣闊的應用前景，也被視為下一代無線通信的關鍵技術之一。而擴頻通信系統(tǒng)" title="通信系統(tǒng)">通信系統(tǒng)與常規(guī)的通信系統(tǒng)相比，具有很強的抗人為干擾、抗多徑干擾的能力，并具有信息隱蔽、多址保密通信等特點。這兩種技術的融合，可以使通信系統(tǒng)兼得各自的優(yōu)點，是目前通信系統(tǒng)中研究的一個熱點。
??? DS-UWB使用了擴頻技術，使得這種通信系統(tǒng)具有極大的優(yōu)勢。在傳統(tǒng)的擴頻電路中，擴頻碼比較單一，應用范圍較窄。本文提出一種新的思路，設計了一種可以通過設置控制信號來選擇不同擴頻碼電路，可達到靈活應用的目的。
??? 在無線通信擴頻系統(tǒng)中，只有實現(xiàn)了載波同步和擴頻序列等同步才能使接收機正常工作。例如在CDMA、GPS等擴頻系統(tǒng)中,必須用兩個跟蹤環(huán)來鎖定輸入信號，一個環(huán)用于鎖定載波。一旦載波被鎖定，另一個環(huán)就將鎖定碼片速率。因為DS-UWB是無載波的，所以不需要載波跟蹤環(huán)[1-2]，只需要鎖定某一時鐘、碼片速率或符號速率。本文就是利用DS-UWB無載波的特點，設計了一種工作在碼片速率的捕獲和跟蹤電路。
1 擴頻及同步模塊設計
1.1 同步過程
??? 圖1為同步接收機結構圖，從射頻來的信號經過帶通濾波器和低噪聲放大器等和本地的模板波形相乘，然后通過低通濾波器和數(shù)模轉換模塊得到基帶信號。此基帶信號通過匹配濾波器" title="匹配濾波器">匹配濾波器完成捕獲功能，捕獲完成后，利用延遲鎖定環(huán)實現(xiàn)信號的跟蹤。延遲鎖定環(huán)的輸出信號送給DDS，產生數(shù)字載波，最后將通過數(shù)模轉換得到的載波反饋給本地模板波形，調整其頻率從而達到同步的目的[3]。本文的主要工作在數(shù)字基帶部分，即完成了匹配濾波器設計、延遲鎖定環(huán)、DDS模塊及擴頻與解擴設計。
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??? 根據(jù)同步接收機的結構，設計出擴頻及其同步電路，可變碼擴頻可選用不同長度的PN碼和三進制碼，如圖2所示。
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1.2 擴頻與解擴實現(xiàn)
??? 下面分別介紹MBOK和PN碼擴頻的過程。
1.2.1 MBOK擴頻
??? 由于MBOK正交序列碼集是由計算機搜索到的偽正交碼，所以沒有一定的生成多項式，本文采用查表法實現(xiàn)擴頻。表1是由802.15.3a工作組給出的一組三進制擴頻碼。
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??? 擴頻單元主要由寄存器、ROM和并串轉換模塊構成。首先，輸入的1位原始位信息放在寄存器中變?yōu)榉栃畔?，符號信息的個數(shù)由M決定。寄存器輸出兩個值，一個是地址信息，用于在ROM中選擇正交序列；一個是相位信息，用于調制序列的相位信息。由于MBOK是由{1，0，-1}組成的三進制正交碼，而-1無法用硬件描述語言實現(xiàn)，將其映射為有符號數(shù)。在本文中，用11代表-1，01代表+1，00代表0。即ROM中存放的是映射后的48位二進制序列。當相位信息為1時，選擇的序列相位取反；相位信息為0時，序列相位不變。然后將這些并行的序列經過并串轉換模塊輸出，以便調制脈沖相位。-1和+1的相位相差180度，而0表示沒有脈沖信號發(fā)出。MBOK擴頻端設計如圖3所示。
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??? 從每個脈沖信號的相位信息中提取出碼片信息11或01，沒有脈沖信號時，碼片信息為00。在接收端，采用相關解擴法。將碼片信息分別存儲在24位的符號寄存器和24位的數(shù)值寄存器內。寄存器中的序列被送至各個相關運算單元進行相關運算，在每個相關運算單元中，有兩個相關器，一個用于計算符號信息，另一個計算數(shù)值信息。然后將其積分得到序列之間的相關值，將8組相關運算單元計算得出的相關值送入判決器，在判決器中跟各個門限值進行比較，從而恢復出原始符號信息。最后的位信息經并串轉換模塊輸出。如圖4所示。
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1.2.2 PN碼擴頻
??? PN碼擴頻一共分為三個模塊：時鐘分頻模塊、擴展模塊和并串轉換模塊。
??? 分頻模塊主要作用是實現(xiàn)時鐘的分頻，分頻大小取決于擴頻的位數(shù)。
??? 擴展模塊按照預先設定的擴頻序列對輸入信號進行擴頻，這里采用的是31位的M序列，如果輸入信號為1，則以原碼輸出，如果是0，則以其反碼輸出。
??? 并串轉換模塊是將擴展模塊輸出的并行數(shù)據(jù)串行輸出。
??? 解擴就是在一碼元周期里對比特數(shù)據(jù)進行相關積分，并設置一高一低兩個門限閾值。如果積分值大于高門限，則譯為1，如果積分值小于低門限，則譯為0。
1.3 匹配濾波器設計
??? 匹配濾波器（DMF）實現(xiàn)捕獲的基本思想是利用自相關特性識別碼序列，相關過程相當于接收信號滑過碼序列，每個時刻都產生一個相關結果，當滑到兩序列對齊時，有相關峰值輸出。在沒有任何干擾的情況下，匹配濾波器最多只需要一個擴頻序列的周期，就可以檢測出同步相位。PN方式擴頻時，采用31位M序列作為UWB中用來同步的preamble。其本原多項式為f(x)=x5+x4+x3+x2+1。最后為了處理方便，在31位M序列末尾加了1位0。使用MBOK方式擴頻時，用24位的三進制擴頻序列。
??? 綜合本模塊設計和后面控制模塊的設計，以PN碼擴頻為例，給出如下算法：
??? (1)啟動模64計數(shù)器（MBOK方式為48），在一個符號時間內尋找匹配濾波器最大值出現(xiàn)的位置，如果該值達到了設定的閾值，記錄該位置。
??? (2)啟動重合檢測，連續(xù)檢測8個符號內的最大值位置，若這8個最大值出現(xiàn)的最大值位置有若干個（預先設定）與初次檢測到的位置一致，則認為捕獲初步完成，進入跟蹤，否則回到(2)。
??? (3)啟動門限檢測器，對(2)中連續(xù)8個符號內的最大值做平均，均值與設定的門限做比較。如果高于門限，則認為捕獲完成，進入跟蹤狀態(tài)，否則回到(1)。
??? 在運用FPGA實現(xiàn)匹配濾波器時，由于匹配濾波器系數(shù)僅有0和1，該濾波器中并不包含有真正意義上的乘法器，濾波器采樣速率為PN碼的2倍.由于匹配濾波器中的移位寄存器消耗大量的邏輯資源，采用如圖5的設計可以減少一半的移位寄存器。雙口RAM的讀寫地址相差16[4][5]。
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1.4 跟蹤電路設計
??? 圖6是跟蹤電路結構的設計框圖，匹配濾波器n位輸出送至比較器進行比較，然后將比較結果分別送給n位和1位的加法器處理，接著將輸出值送至有限狀態(tài)機，最后由除法器和減法器配合有限狀態(tài)機工作，從而實現(xiàn)跟蹤功能。
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??? 本設計采用的是延遲鎖定環(huán)。輸入PN碼信號分別與本地產生的延遲相差1位的PN碼進行相關運算。這兩個相互延遲1位的PN碼序列可由本地PN碼發(fā)生器提前Tc/2和滯后Tc/2得到。按照PN碼相關特性，輸入信號與本地PN碼的相關特性為三角波。兩個移位自相關函數(shù)R(τ+Tc/2)和-R(τ+Tc/2)相加形成的曲線如圖7所示。S曲線表明，如果收到的信號與本地PN碼相差有提前或延后，則加法器輸出為正值或負值?？梢钥闯觯跁r間偏差-Tc/2～Tc/2之間，延遲鎖定環(huán)的輸出值和時間偏差τ成正比。此值經過處理后送給DDS，經過它再去調整本地模板信號，使本地模板波形的頻率隨相位跟蹤接收信號變化。這就是本設計延遲鎖定環(huán)的基本工作情況。本論文中，減法器和有限狀態(tài)機及后面所設計的DDS一起完成延遲鎖定功能[6]。
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??? 在正常情況下(即同步狀態(tài))，S曲線鎖定在0點。如果出現(xiàn)同步有少許偏差的情況，則會送出信號給DDS模塊，最后產生修正同步偏差的數(shù)字載波。
??? 此外，同步中比較復雜的狀態(tài)轉換也由此部分來控制。下面逐步說明同步過程中狀態(tài)轉換情況。首先，不斷判斷匹配濾波器相關值輸出，如果超過了閾值，則進入了捕獲的第一個狀態(tài)，也就是重合檢測狀態(tài)。其中用high代表濾波器系數(shù)高位與輸入數(shù)據(jù)的相關值，low代表濾波器系數(shù)低位與輸入數(shù)據(jù)相關值，dlow為low的延遲輸出。Sum為high與dlow之和。即為匹配濾波器的輸出，location代表的是第一個符號內匹配濾波器輸出值最大時的位置,flag則是用來跟蹤每一個符號周期內最大值的位置。
??? 等到重合檢測結束，將step的值與設定的閾值作比較，若大于閾值，則進入了捕獲的次狀態(tài)，即門限檢測狀態(tài)，由此已經確定了最大值的位置（position的值），此時將滿足條件最大值的和即（asum）和重合次數(shù)（step）的值送給除法器做門限檢測。
??? 若門限檢測通過，系統(tǒng)進入跟蹤狀態(tài)。此時給出控制信號（en），讓解擴模塊開始工作。在跟蹤狀態(tài)中，要比較每個符號周期內最大值出現(xiàn)位置（position）前后半個碼片的相關值，它們的差值送給DDS，作為調整信號。
??? 圖8和圖9分別為信號轉換示意圖和同步控制模塊狀態(tài)轉換圖。圖8中的quo和dis分別為除法器輸出和延遲鎖定環(huán)差值輸出。
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1.5 DDS的設計
??? DDS主要由L位累加器、L位寄存器和正弦值存儲ROM表構成。在本設計中，L取值為8。ROM里存儲的值是由相位碼計算出來的與之對應的幅度碼。正弦波輸出的值可用9位二進制數(shù)來表示，其最大值設為011111111。最高位為符號位。其幅度值可用公式255sin2πn/256計算出的值截短得到。然后將計算得到的值存儲在ROM當中，ROM的位寬為8位，深度是256。延遲鎖定環(huán)輸出值可以算出基帶信號頻率的偏差，設為f，根據(jù)DS-UWB射頻中心頻率和碼片速率3倍的關系，DDS可以產生出相應頻率的數(shù)字載波，通過DAC的輸出信號來調節(jié)本地模板信號，從而使系統(tǒng)始終處于精確同步狀態(tài)。
1.6 同步模塊的復用及可變碼長
??? 碼長的調整只需要調整相對應的信號位寬，由于匹配濾波器、DDS及除法器模塊對于PN碼及MBOK擴頻都是通用的，也只需要調整一下信號位寬的參數(shù)。需要考慮的是延遲鎖定環(huán)單元，采用MBOK擴頻的三進制序列有著良好的自相關性能，而且其自相關性與PN碼相似，所以也可以使用延遲鎖定環(huán)來進行跟蹤。
2 系統(tǒng)仿真和驗證
??? 圖10為整個系統(tǒng)的信號連接框圖，共分為匹配濾波器、除法器、延遲鎖定環(huán)、直接頻率合成、擴頻和解擴模塊6個部分。其中con為碼型控制信號，當con為高電平時，系統(tǒng)采用PN碼擴頻方式；當con為低電平時，系統(tǒng)采用三進制碼的MBOK擴頻方式。
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??? 圖11和圖12分別是用PN碼(con為1)和三進制碼擴頻（con為0）的后仿波形，測試時使用的是相同的數(shù)據(jù)，可以看到在這兩種情況下，擴頻系統(tǒng)均能正確解擴。
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??? 本系統(tǒng)以MBOK為例在Altera的cycloneII系列EP2C35F672C8上進行了驗證。通過比較可以看到，用Quartus后仿真的波形與FPGA驗證波形完全一致。圖13為用邏輯分析儀測出的FPGA驗證波形圖，系統(tǒng)在復位信號變高之后開始工作，datain的前面8個時鐘周期的1是用于捕獲的前導符，此后同步捕獲獲得成功，則由控制單元給出解擴的使能信號，然后由解擴單元輸出有效的數(shù)據(jù)信號。可以看到，除了由于數(shù)據(jù)處理帶來的延時之外，經過同步解擴以后的數(shù)據(jù)dataout與擴頻之前完全一致。而datao是DDS輸出的調整同步的數(shù)字載波信號。如果同步，則輸出為0；否則會把相應的數(shù)值送給DDS單元來調整。
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??? 利用Altera的cycloneII系列對本電路進行了綜合，共使用了1034個logic elements，可以看到用較少的硬件資源實現(xiàn)了擴頻及其同步。此外，電路的最高工作頻率可以達到113.30MHz。
3 擴頻碼應用分析
??? 利用MBOK序列擴頻可以提高系統(tǒng)速率，且MBOK序列具有良好的互相關性能，多用戶工作時誤碼率較低。但是由于接收機的相關器數(shù)目為PN碼擴頻的M/2倍，所以接收機的復雜度和功耗會相應增加。在功耗要求較高和用戶較少的情況下，可以使用PN碼進行擴頻，否則最好使用MBOK擴頻方式。
??? 本文利用DS-UWB的無載波特性設計了一種用于該系統(tǒng)可變碼擴頻及其同步的電路。只需要鎖定一個時鐘就可以同時同步基帶和載波信號，大大簡化了接收機的結構；對所設計的電路進行了功能仿真和時序仿真；利用FPGA對電路進行了驗證。結果表明，電路工作正確可靠，同步精度可以達到1/4個碼片。由于本系統(tǒng)采用全參數(shù)化設計，所以修改相關參數(shù)后，該電路亦可應用于類似的無線擴頻通信系統(tǒng)中。
參考文獻
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