??? 摘? 要: 與傳統(tǒng)加法器相比,數(shù)字串行加法器具有工作頻率" title="工作頻率">工作頻率高、占用資源少、設計靈活等優(yōu)點。介紹了數(shù)字串行加法器的原理,說明了該加法器在FPGA上的實現(xiàn)要點及其在匹配濾波器" title="匹配濾波器">匹配濾波器設計中的應用。?

??? 關鍵詞: 加法器? 位并行? 數(shù)字串行? FPGA? 匹配濾波器?

?

??? 與傳統(tǒng)DSP相比,定制DSP具有速度更高、設計靈活、易于更改等優(yōu)點,常常應用于設計方案和關鍵算法的驗證。?

??? 在DSP運算中,加法是最常用的。常見的加法器是位并行的(Bit-parallel),在一個時鐘周期" title="時鐘周期">時鐘周期內完成加法運算。其速度較高,占用的資源較多。但是,在很多應用中,并不需要這么高的速度,而且希望減小資源消耗。這時可以采用數(shù)字串行(Digit-serial)加法器,利用多個時鐘周期完成一個完整的加法運算,從而使占用的資源大幅度減少。為了使數(shù)字串行加法器具有更廣泛的應用范圍,設計的關鍵是要使電路達到盡可能高的工作頻率,以取得高的數(shù)據(jù)吞吐量(Throughput),從而滿足系統(tǒng)其它部分的速度要求。?

1 數(shù)字串行加法器?

??? 在數(shù)字串行加法器中,字長為W的操作數(shù)被分為P個位寬為N(N能被W整除,P=W/N)的數(shù)字,然后從低位開始相加,在P個時鐘內完成加法操作。P個時鐘周期稱為一個采樣周期(Sample Period)。?

??? N=2的數(shù)字串行加法器結構如圖1所示。如果輸入操作數(shù)的字長為8,那么串行加法器可以在4個時鐘周期內完成加法運算。這個加法器只用了兩個全加器的資源,比一般的8bit行波進位加法器小。?

??? 數(shù)字串行加法器的控制也比較簡單,輸入移位寄存器完成并行-串行轉換功能,通過移位操作不斷為加法器提供位寬為N的操作數(shù);Control信號指示了新采樣周期的開始,此時carry清零;輸出移位寄存器完成串行-并行轉換,輸出計算結果。?

??? 對于特定的輸入字長,通過選擇不同的N,可以實現(xiàn)速度、面積不同的數(shù)字串行加法器。這樣,設計者可以根據(jù)實際情況加以選擇,提高了設計的靈活性。?

2 高速數(shù)字" title="高速數(shù)字">高速數(shù)字串行加法器在FPGA上的實現(xiàn)?

??? 由于數(shù)字串行加法器要用P個時鐘周期才能完成整個加法操作,因此其工作頻率必須足夠高。這樣,在FPGA上實現(xiàn)時,如何使串行加法器具有盡量高的工作頻率就將成為關鍵問題。下面以Xilinx公司的VirtexE系列FPGA為例,說明如何設計高速數(shù)字串行加法器。?

??? VirtexE的一個CLB(Configurable Logic Block)包含兩個slice,圖2為在一個slice上實現(xiàn)2bit全加器的連接示意圖(不相關的邏輯已略去)。?

?

?

??? 數(shù)字串行加法器的結構是行波進位加法器,因此必須盡量減小進位邏輯上的延遲。VirtexE的slice中提供了專用的進位邏輯和布線,充分利用這些資源可以提高加法器的性能。?

??? 對VirtexE系列,數(shù)字串行加法器應選用奇數(shù)位寬,這是因為在VirtexE中一個slice包括兩個LUT(查找表)、兩個觸發(fā)器和一些其它的組合邏輯,因此使用一個slice剛好可以實現(xiàn)一個1bit的全加器,使用兩個slice可以實現(xiàn)一個3bit的全加器。如果要實現(xiàn)2bit的全加,則需要一個slice完成2bit的相加和保存,另外還需要一個slice中的一個寄存器用來存儲進位,這樣兩個slice整體的利用率就降低很多。數(shù)據(jù)位寬為2、4、6、8等偶數(shù)時都存在這樣的問題。圖3為N=3時加法器的布局布線" title="布局布線">布局布線示意圖。由于專用的進位鏈布線資源僅存在于縱向的兩個slice之間,所以在實現(xiàn)3bit加法器時,使用縱向相鄰的兩個slice。?

?

?

??? 加法器的關鍵路徑在進位鏈上,其延時為:?

??? T_CKO+T_{＄Net_Carry_reg}+T_BXCY+T_{＄Net_Carry_out}+T_CKCY?

??? =1.0+T_{＄Net_Carry_reg}+0.54+T_{＄Net_Carry_out}+1.3?

??? =2.84+T_{＄Net_Carry_reg}+T_{＄Net_Carry_out}?

??? 式中,T_CKO為DFF的CLK到XQ/YQ的延時,T_BXCY為BX到COUT的延時,T_CKCY為CIN到DFF的建立時間。這些延時的數(shù)值可以從手冊^[1]獲得。連線延時包括＄Net_Carry_reg和＄Net_Carry_out的延時。前者是進位鏈,延時為0;后者為普通連線,延時約為0.47ns。因此,總延時約為3.31ns,即工作頻率約為 300MHz。?

??? 為了減小延時、提高工作頻率,使用FPGA Editor對布局布線進行精確控制,并把加法器做成硬宏,有利于保證多次實例化時的性能?，F(xiàn)將使用宏完成的設計和使用HDL語言完成的設計在工作頻率上做一個比較。使用Virtex50E-6pq240器件、xst綜合器時,用宏完成的3bit數(shù)字串行加法器的最高工作頻率為300MHz,而用HDL完成的相同設計的最高工作頻率只有186MHz。這是由于設計用HDL輸入時,布局布線工具用了3個slice,第一個slice完成2bit全加器,第二個slice完成1bit全加器,第三個slice只用了內部的一個觸發(fā)器來存儲進位,第一、二個slice之間用進位鏈連接,延時為0,但是第二、三個slice之間只能使用普通連線,而且第三個slice的輸入CIN到觸發(fā)器的建立時間較大,因而影響了串行加法器的運行速度。?

3 數(shù)字串行加法器的應用?

??? 數(shù)字串行加法器可以代替?zhèn)鹘y(tǒng)加法器用在濾波器、乘法器、累加器等電路的設計中,能大大減小資源占用。下面以在CDMA/WCDMA系統(tǒng)中廣泛應用的匹配濾波器為例說明數(shù)字串行加法器的應用。?

??? 匹配濾波器是一種無源相關技術,它可以快速實現(xiàn)相關器的功能。匹配濾波器的沖激響應為:?

??? h(t)=s(T-t)? (0≤t≤T)?

??? 設s(t)為輸入波形,則其輸出波形為:?

???

??? 可知濾波輸出R(t-T)是輸入信號的自相關函數(shù)。?

??? 在CDMA、WCDMA等系統(tǒng)中,匹配濾波使用本地碼系列來匹配輸入到接收機的采樣數(shù)據(jù)。在濾波器中,本地碼序列與接收數(shù)據(jù)進行相乘、求和操作,得到相關值,相關值越大說明相關程度越高。其工作過程如圖4所示。匹配濾波器可以使用移位寄存器和加法器來實現(xiàn),結構如圖5所示,其中,濾波器的系數(shù)因子h(n)為本地碼序列,輸入x(n)為接收數(shù)據(jù),數(shù)據(jù)每移位一次,濾波器計算一次輸出結果。當移動到兩個序列相位對齊時,就產生一個相關峰值輸出。?

?

?

?

??? 系統(tǒng)對匹配濾波的設計要求是:匹配長度為256,輸入四路數(shù)據(jù),每一路經(jīng)過7bit量化、速率為7.68MHz,即濾波器的處理速度為4×7.68=30.72MHz。對于這樣一個匹配濾波器,有很多種實現(xiàn)方法,例如在高速率下可以通過旋轉數(shù)據(jù)/旋轉本地碼序列或者通過動態(tài)、靜態(tài)數(shù)據(jù)互換來簡化設計^[2]。這些方法都用到一個比較大型的加法樹,如果用一般加法器實現(xiàn),將占用大量的資源,因此有必要加以改進。?

??? 設計中用到的加法樹有256個7bit輸入,計算結果為15bit。采用一般加法器實現(xiàn)的結構如圖6(a)所示,在VirtexE中約占1100個slice,資源消耗過大。為了減小資源消耗、提高設計密度,使用上述3bit數(shù)字串行加法器對加法樹進行改進,改進后的結構如圖6(b)所示。由于減小了加法器的運算寬度,大大降低了使用的邏輯資源,整個加法樹大約只用512個slice。?

?

?

??? 使用數(shù)字串行加法樹完成加法運算需要的時鐘周期與加法器的位寬有關,增加加法器的位寬可以減小運算需要的時鐘周期、提高濾波器的數(shù)據(jù)吞吐量,但是也增加了硬件資源的消耗。所以在處理能力滿足的條件下,應該選擇比較小的位寬。表1列出了用不同位寬的數(shù)字串行加法器實現(xiàn)的加法樹的工作頻率和占用資源,選用器件為XCV200E-6BG352,綜合工具為XST。

?

?

??? 對于本設計,如果使用1bit的數(shù)字串行加法器,數(shù)據(jù)經(jīng)過加法樹之后從7bit擴展成15bit,所以數(shù)據(jù)完全輸出需要15個時鐘周期。根據(jù)這些要求,為了使得濾波器達到30.72MHz的處理速度,1bit的串行加法器必須工作在15×30.72=460.8MHz。如果使用3bit串行加法器,數(shù)據(jù)完全輸出需要15/3個時鐘周期,即加法器的工作頻率應為5×30.72=153.6MHz。從表1可見,3bit的數(shù)字串行加法樹可以滿足設計要求,而資源占用是一般加法樹的50%。?

參考文獻?

1 The Programmable Logic Data Book.Xilinx,2000?

2 葛經(jīng)紅,尤肖虎. WCDMA系統(tǒng)中匹配濾波器的FPGA實現(xiàn). 通信學報, 2001(1)