12月2日消息，三星電子旗下先進技術(shù)研究院（Samsung Advanced Institute of Technology，SAIT）的研究團隊近日在國際權(quán)威期刊《Nature》上發(fā)表了題為《用于低功耗NAND Flash的鐵電場效應(yīng)晶體管》（Ferroelectric transistors for low-power NAND flash memory）的研究報告，提出基于鐵電場效應(yīng)晶體管（FeFET）的新型3D NAND構(gòu)架，成功將能耗降低高達96%。

據(jù)介紹，該FeFET 3D NAND構(gòu)架融合了基于鉿（Hf）的鐵電材料與氧化物半導(dǎo)體信道，實現(xiàn)近零的通過電壓（Vpass）操作，顯著解決了現(xiàn)有3D NAND因堆疊層數(shù)增加而導(dǎo)致的功耗上升的瓶頸。

在現(xiàn)代NAND Flash中，每當(dāng)讀取或程序設(shè)計一個單元時，垂直字線堆疊必須施加通過電壓。隨著層數(shù)的增加，這一開銷也隨之增加，并且現(xiàn)在已經(jīng)成為總體數(shù)組功耗的重要組成部分。三星的研究團隊認為，具有寬記憶窗口和最大閾值電壓低于零的鐵電晶體管可以支持多級操作，而無需依賴充電陷阱NAND所需的高通過電壓來避免干擾。

研究人員首先在平面數(shù)組中展示了每個單元可達五位的操作，然后在一個短的四層垂直串中模擬3D NAND幾何結(jié)構(gòu)。該結(jié)構(gòu)中的中央柵極尺寸為25nm，與當(dāng)前商業(yè)設(shè)備相似。研究小組定義了一個特定于NAND的能量指標，結(jié)合了字線電容和內(nèi)部充電泵的主要貢獻，這些充電泵用于生成讀取和寫入所需的高電壓。

通過對整個堆疊成本建模，研究人員估計基于鐵電設(shè)計的286層設(shè)備在程序和讀取能量方面可比同高度的傳統(tǒng)充電陷井堆疊降低約94%。在1,024層時，這一降低幅度超過96%，因為較低的通過電壓顯著減少了充電泵的工作量。

實驗還涵蓋了保持和循環(huán)限制。在平面形式中，鐵電單元支持寬記憶窗口并展示五級程序設(shè)計，盡管在該密度下的耐久性相對較低。PLC級配置可持續(xù)幾百次循環(huán)，而QLC等效使用在室溫和85°C下接近一千次。作者指出，在全面的3D數(shù)組能夠進入生產(chǎn)之前，還需要進一步開發(fā)程序抑制方案和負電壓生成，氧化物信道在高溫應(yīng)力下的行為仍然是后續(xù)研究的關(guān)鍵領(lǐng)域。

目前尚無跡象表明三星計劃基于這項工作進行開發(fā)任何新產(chǎn)品。相反，這項研究被視為基礎(chǔ)研究的一部分，這本身需要進一步發(fā)展，以便為未來的低功耗NAND鋪平道路，超越當(dāng)前的充電陷阱路線圖。