《電子技術(shù)應(yīng)用》
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基于晶圓級技術(shù)的PBGA電路設(shè)計與驗證
電子技術(shù)應(yīng)用
文永森，羅曦，杜映洪，劉勇，劉紹輝
中國電子科技集團公司第五十八研究所
摘要： 晶圓級封裝技術(shù)可實現(xiàn)多芯片互連，但在封裝尺寸、疊層數(shù)和封裝良率等方面的問題限制了其在電路小型化進程中的發(fā)展。以一款扇出型晶圓級封裝電路為例，基于先進封裝技術(shù)，采用軟件設(shè)計和仿真優(yōu)化方式，結(jié)合封裝經(jīng)驗和實際應(yīng)用場景，通過重布線和芯片倒裝的方式互連，完成了有機基板封裝設(shè)計與制造，實現(xiàn)了該電路低成本和批量化生產(chǎn)的目標。本產(chǎn)品的設(shè)計思路和制造流程可為其他硬件電路微型化開發(fā)提供參考。
中圖分類號：TN402 文獻標志碼：A DOI: 10.16157/j.issn.0258-7998.234711
中文引用格式： 文永森，羅曦，杜映洪，等. 基于晶圓級技術(shù)的PBGA電路設(shè)計與驗證[J]. 電子技術(shù)應(yīng)用，2024，50(7)：55-58.
英文引用格式： Wen Yongsen，Luo Xi，Du Yinghong，et al. Design of PBGA circuit based on wafer level packaging technology[J]. Application of Electronic Technique，2024，50(7)：55-58.
Design of PBGA circuit based on wafer level packaging technology
Wen Yongsen，Luo Xi，Du Yinghong，Liu Yong，Liu Shaohui
China Electronics Technology Group Corporation No.58 Research Institute
Abstract： Wafer level packaging technology can achieve multi-chip interconnection. However, issues such as packaging size, number of layers, and packaging yield have limited its development in the process of circuit miniaturization. This article takes a fan out wafer level packaging circuit as an example. Based on advanced packaging technology, using software design and simulation optimization methods, combined with packaging experience and practical application scenarios, the organic substrate packaging design and manufacturing were completed through rewiring and chip flip chip interconnection, achieving the goal of low-cost and mass production of the circuit. The design concept and manufacturing process of this product can provide reference for the miniaturization development of other hardware circuits.
Key words : wafer level packaging；circuit miniaturization；chip flip chip；substrate packaging

引言

近年來，在“超越摩爾定律”的背景下[1]，以芯片與封裝協(xié)同開發(fā)的先進封裝技術(shù)隨之誕生。其中，扇出型晶圓級封裝（FOWLP）技術(shù)以將多個芯片互連且形成系統(tǒng)級封裝為技術(shù)優(yōu)勢而備受關(guān)注。

國外已經(jīng)有對FOWLP技術(shù)的應(yīng)用，TSMC 和 Apple 公司在2016年首次在A7處理器上實現(xiàn)了FOWLP技術(shù)的應(yīng)用，在大幅度降低制造成本的同時，解決了模擬、電源等芯片混合封裝的問題[2]。Samsung公司在 2018年采用芯片后置的扇出封裝技術(shù)來制作重布線層（RDL）完成芯片間的互連，使多通道、多I/O的堆疊內(nèi)存芯片（HBM）突破內(nèi)存芯片的寬帶瓶頸[3]。

國內(nèi)技術(shù)起步較晚，依靠自主工藝能力，也有相應(yīng)的產(chǎn)品研究，李居強等人設(shè)計一款雙層晶圓級扇出封裝產(chǎn)品，在機電控制電路小型化領(lǐng)域中做出了一次創(chuàng)新[4]。王剛等人設(shè)計了一款天線-芯片一體化射頻產(chǎn)品，利用晶圓級封裝實現(xiàn)了天線與芯片的垂直布局與互連，為更高密度和更大規(guī)模的射頻電路提供了解決思路[5]。

晶圓級封裝技術(shù)在國內(nèi)雖然得到廣泛研究，但尚未制定統(tǒng)一的可靠性驗證標準[6]。因此，該類產(chǎn)品目前沒有被大規(guī)模運用。相反，隨著國內(nèi)基板制造水平的提升，高多層、大尺寸等高難度樹脂基板已經(jīng)實現(xiàn)了規(guī)模化量產(chǎn)，高可靠性和低成本的制造環(huán)境為電路小型化提供了更多解決方案[7]。本文將在已有的晶圓級封裝芯片基礎(chǔ)上，使用FOWLP和芯片倒裝（FC）技術(shù)進行有機基板封裝（PBGA）封裝，利用國內(nèi)成熟的封裝技術(shù)，在滿足性能指標的同時，使產(chǎn)品達到交付使用的標準，也可為該類型電路的小型化設(shè)計與制造提供參考。


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作者信息：

文永森，羅曦，杜映洪，劉勇，劉紹輝

（中國電子科技集團公司第五十八研究所，江蘇 無錫 214035）


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