一。 簡介

　　本篇是FPGA之旅設計的第十二例，在前面的例程中，完成了DS18B20溫度傳感器數(shù)據(jù)的采集，并且將采集到的數(shù)據(jù)顯示在數(shù)碼管上。由于本例將對溫濕度傳感器DHT11進行采集，而且兩者的數(shù)據(jù)采集過程類似，所以可以參考一下前面的例程。本例將通過signal top實時采集波形，確定采集到的數(shù)據(jù)是正確了（數(shù)據(jù)中帶了校驗）。

　　二。 DHT11傳感器簡介

　　應用電路如下，和DS18B20一樣，只需要一根數(shù)據(jù)線與FPGA進行通信。每次通信都是FPGA發(fā)起的，隨后DHT11會輸出40bit的數(shù)據(jù)給FPGA。溫度測試范圍為0-50℃，濕度測試范圍為20-90%RH（相對濕度），簡單了解一下即可。

　　三。 數(shù)據(jù)傳輸過程

　　數(shù)據(jù)傳輸一共包括三個部分

　　開始采集 : FPGA拉低數(shù)據(jù)線，然后釋放，等等DHT11響應

　　數(shù)據(jù)采集 : 這部分一共需要傳輸40bit的數(shù)據(jù)，分別為（高到底） 8bit濕度整數(shù)位，8bit濕度小數(shù)位，8bit溫度整數(shù)位，8bit溫度小數(shù)位，8bit校驗和。校驗和 = 數(shù)據(jù)之和，通過這個可以判斷接收到的數(shù)據(jù)是否正確。

　　采集結束：從機拉低約50us后，主機拉低

　　官方圖如下，下面詳細說明一下各個部分。

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　　開始采集

　　從圖中可以看到，開始采集包括兩個部分，主機和從機。主機先拉低總線18ms，然后拉高20-40us后釋放總線，然后從機響應拉低總線80us后，拉高總線80us，就完成了。這里的拉低拉高時間都不是一個固定值，可以根據(jù)實際情況來決定。

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　　數(shù)據(jù)傳輸

　　開始采集結束后，就是數(shù)據(jù)傳輸了，一根總線最關心的問題就是如何表示數(shù)據(jù)1和數(shù)據(jù)0了。

　　數(shù)據(jù)0表示如下

　　數(shù)據(jù)1表示如下

　　可以看到，無論是數(shù)據(jù)0還是數(shù)據(jù)1，總線拉低的時間都是一樣的，所以在判斷數(shù)據(jù)0和數(shù)據(jù)1，只需要根據(jù)高電平的持續(xù)時間即可。

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　　采集結束

　　在從機拉低50us后，F(xiàn)PGA將總線拉高即可。

　　以上就是DHT11數(shù)據(jù)傳輸?shù)娜績?nèi)容，還是比較容易的哈。

　　四。 代碼實現(xiàn)

　　（一）。 狀態(tài)機確定

　　通過上面的時序圖，可以確定，采集過程可以大致分為六個階段，其中請求部分可以分為FPGA請求和DHT11應答兩個部分，具體如下。

　　localparam S_IDLE          = 'd0;  //空閑態(tài)localparam S_START_FPGA    =    'd1; //FPGA請求采集數(shù)據(jù)開始localparam S_START_DHT11   = 'd2;  //DHT11開始請求應答localparam S_DATA          =    'd3; //數(shù)據(jù)傳輸localparam S_STOP          = 'd4;  //數(shù)據(jù)結束localparam S_DOEN          =    'd5; //數(shù)據(jù)采集完成

　?。ǘ?計時周期數(shù)確定

　　在時序圖中，提到了18ms，26-28us，20-40us，50us，70us，80us等等，但是經(jīng)過分析后，并不需要定義這么多個計時周期數(shù)，只需要定義兩個即可。為什么只定義這兩個就可以了呢？

　　在時序圖中，需要FPGA判斷時間的，有兩個位置，一個是FPGA拉低18ms以上，另外一個是判斷數(shù)據(jù)表示是數(shù)據(jù)0還是數(shù)據(jù)1。第一個很清楚就是18ms。數(shù)據(jù)0表示的數(shù)據(jù)位26-28us，為了保險起見，這里設置為35us，如果高電平的持續(xù)時間低于35us，那么就表示數(shù)據(jù)0。

　　//時鐘為50MHZ，20nslocalparam  TIME18ms = 'd1000_099;    //開始態(tài)的拉低18ms,900_000個時鐘周期，這里適當?shù)难娱L了拉低時間。localparam  TIME35us = 'd1_750; //數(shù)據(jù)傳輸過程中，數(shù)據(jù)0拉高的出現(xiàn)

　　在編寫代碼的時候，低電平是不需要處理的，只需要通過下降沿當前的傳輸狀態(tài)即可。例如說在dht11響應的階段，只需要判斷是否產(chǎn)生了下降沿，至于其高電平和低電平各種持續(xù)了多長的時間，這個可以忽略。

　?。ㄈ?。 狀態(tài)轉移編寫

　　從狀態(tài)轉移條件可以看到，都是通過下降沿，和周期計數(shù)來作為條件進行轉移的。

　　always@（*）begin case（state） S_IDLE: if（dht11_req == 1'b1） //數(shù)據(jù)采集請求過來進入開始態(tài) next_state <= S_START_FPGA; else next_state <= S_IDLE; S_START_FPGA:  if（（DHT11_Cnt >= TIME18ms） && dht11_negedge == 1'b1） //FPGA請求結束結束 next_state <= S_START_DHT11; else next_state <= S_START_FPGA; S_START_DHT11: if（（DHT11_Cnt > TIME35us） && dht11_negedge == 1'b1） //延時一段時間后，通過判斷dht11總線的下降沿，是否結束響應 next_state <= S_DATA; else next_state <= S_START_DHT11; S_DATA: if（DHT11Bit_Cnt == 'd39 && dht11_negedge == 1'b1） //接收到40bit數(shù)據(jù)后，進入停止態(tài) next_state <= S_STOP; else next_state <= S_DATA; S_STOP: if（DHT11_Cnt == TIME35us + TIME35us） //數(shù)據(jù)傳輸完成后，等待總線拉低50us,這里是70us next_state <= S_DOEN; else next_state <= S_STOP; S_DOEN: next_state <= S_IDLE;  default: next_state <= S_IDLE; endcaseend

　?。ㄋ模?。 采集數(shù)據(jù)存儲

　　根據(jù)手冊的指示，先發(fā)送高位，后發(fā)送低位，按照條件來進行存儲即可。

　　/*接收數(shù)據(jù)存儲*/always@（posedge sys_clk or negedge rst_n）begin if（rst_n == 1'b0） dht11_data <= 'd0; else if（state == S_DATA） if（（DHT11_Cnt <= TIME35us + 'd3000） && dht11_negedge == 1'b1） //'d3000為低電平時間（這個是有必要的），高電平持續(xù)時間低于35us認為是數(shù)據(jù)0 dht11_data <= {dht11_data[38:0],1'b0}; else if（dht11_negedge == 1'b1） dht11_data <= {dht11_data[38:0],1'b1}; else dht11_data <= dht11_data; else dht11_data <= dht11_data;end

　　最后通過signal tap獲取到的數(shù)據(jù)如下。

　　計數(shù)校驗和，2C + 02 + 1C + 06 = 50,可以知道數(shù)據(jù)采集正確。

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