6 月 1 日消息 在今日召開的 2021 臺北國際電腦展（Computex 2021）上，AMD CEO 蘇姿豐發(fā)布了 3D Chiplet 架構，這項技術首先將應用于實現(xiàn)“3D 垂直緩存”（3D Vertical Cache），將于今年年底前準備采用該技術生產一些高端產品。

　　本文引用地址：http://www.eepw.com.cn/article/202203/432001.htm

　　蘇姿豐表示，3D Chiplet 是 AMD 與臺積電合作的成果，該架構將 chiplet 封裝技術與芯片堆疊技術相結合，設計出了銳龍 5000 系處理器原型。

　　官方展示了該架構的原理，3D Chiplet 將一個 64MB 的 7nm 的 SRAM 直接堆疊在每個核心復合體之上，總而將供給“Zen 3”核心的高速 L3 緩存數(shù)量增加到 3 倍。

　　3D 緩存直接與“Zen 3”的 CCD 結合，通過硅通孔在堆疊的芯片之間傳遞信號和功率，支持每秒超過 2TB 的帶寬。

　　3D Chiplet 架構的處理器與目前的銳龍 5000 系列外觀上完全相同，官方展示了一個 3D Chiplet 架構的銳龍 9 5900X 原型（為了方便展示，官方拆了蓋子）。

　　蘇姿豐稱，在實際設備中，一個單獨的 SRAM 將與每一塊 CCD 結合，每塊 CCD 可獲得的緩存數(shù)量為 96MB，而或在單個封裝中的 12 核或 16 核處理器總共可獲得 192MB 的緩存。