Tempus-PI仿真和實測關(guān)鍵時序路徑的一致性研究
2021年電子技術(shù)應(yīng)用第8期
余金金1，閆志超1，張倩憶2，陳澤發(fā)2
1.上海燧原科技有限公司，上海200000；2.上海鏗騰電子科技有限公司，上海200000
摘要： 傳統(tǒng)的靜態(tài)時序分析會將電壓的不一致性作為減弱參數(shù)形式，以一定的余量幫助使用者覆蓋大部分真實芯片中的情況。但是隨著芯片越來越大，軟硬件的功能越來越多，由于電壓降引起的時序違例越來越多。很多情況下IR的分析是符合標準的?，F(xiàn)在主流的大規(guī)模芯片如AI芯片都是基于12 nm、7 nm或者更小的技術(shù)節(jié)點。封裝還會引入3DIC。電壓降分析越來越復(fù)雜也越來越重要。與此同時，時序分析也將會引入電壓降的影響。Tempus-PI提供一個真正的時序和電壓降協(xié)同仿真的簽核流程，以此來幫助找到真正的電壓敏感的關(guān)鍵路徑。該仿真工作的結(jié)果得到了芯片測試的一致性驗證。
中圖分類號： TN402
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.219804
中文引用格式： 余金金，閆志超，張倩憶，等. Tempus-PI仿真和實測關(guān)鍵時序路徑的一致性研究[J].電子技術(shù)應(yīng)用，2021，47(8)：56-58.
英文引用格式： Yu Jinjin，Yan Zhichao，Zhang Qianyi，et al. Silicon correlation for critical path of 3DIC AI chip with Tempus-PI[J]. Application of Electronic Technique，2021，47(8)：56-58.
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.219804
中文引用格式： 余金金，閆志超，張倩憶，等. Tempus-PI仿真和實測關(guān)鍵時序路徑的一致性研究[J].電子技術(shù)應(yīng)用，2021，47(8)：56-58.
英文引用格式： Yu Jinjin，Yan Zhichao，Zhang Qianyi，et al. Silicon correlation for critical path of 3DIC AI chip with Tempus-PI[J]. Application of Electronic Technique，2021，47(8)：56-58.
Silicon correlation for critical path of 3DIC AI chip with Tempus-PI
Yu Jinjin1，Yan Zhichao1，Zhang Qianyi2，Chen Zefa2
1.Shanghai Enflame Technology，Shanghai 200000，China；2.Cadence Shanghai，Shanghai 200000，China
Abstract： When we use traditional timing signoff(STA) with a proper margin or derate for voltage variations, it will help us to cover most scenarios of real silicon. But as chips are designed larger and larger, features of hardware and software increase more and more, we see some critical cases will lead timing to fail caused by IR drop, even if IR analysis is under criteria. Now, most of our designs such as AI chips are designed on 12 nm, 7 nm or less, with a 3DIC interposer. IR drop analysis is more and more complex and important. Meanwhile, timing analysis with IR drop is request. Tempus Power Integrity provides a true signoff solution for concurrent IR drop and timing, which helps us find the real critical timing path with voltage sensitive. And this simulation results are well correlated and verified by silicon testing.
Key words : STA；IR；critical path；correlation
0 引言
芯片設(shè)計向著更高的集成化、更高的頻率以及更加復(fù)雜的簽核(signoff)流程發(fā)展。其中靜態(tài)時序分析(STA)是數(shù)字芯片設(shè)計signoff中最關(guān)鍵的環(huán)節(jié)之一。對于關(guān)鍵路徑的定位，仿真優(yōu)化都是影響芯片性能的重要步驟。同時，隨著芯片設(shè)計復(fù)雜化，技術(shù)節(jié)點向納米量級發(fā)展，電源傳輸網(wǎng)絡(luò)造成邏輯單元的電壓降分析也變得越來越系統(tǒng)化、精細化。因此由于電壓降引入的時序變化也越來越多的需要考量，尤其是關(guān)鍵路徑上的電壓降。
本文詳細內(nèi)容請下載：http://ihrv.cn/resource/share/2000003700。
作者信息：
余金金1，閆志超1，張倩憶2，陳澤發(fā)2
(1.上海燧原科技有限公司，上海200000；2.上海鏗騰電子科技有限公司，上海200000)
此內(nèi)容為AET網(wǎng)站原創(chuàng)，未經(jīng)授權(quán)禁止轉(zhuǎn)載。