Chiplet異構集成技術通過利用先進封裝技術將多個異構芯片裸片（Die）整合集成為特定功能的系統(tǒng)芯片，試圖緩解摩爾定律和登納德縮放定律所面臨的的失效問題。
作為一種芯片級IP整合重用技術，Chiplet技術近年來受到廣泛的關注。與傳統(tǒng)的單芯片（Monolithic ASICs）集成方式相比，Chiplet異構集成技術在芯片性能功耗優(yōu)化、成本以及商業(yè)模式多方面具有優(yōu)勢和潛力，為CPU、FPGA以及網絡芯片等多領域芯片的研制提供了一種高效能、低成本的實現方式。
Chiplet技術涉及的互連、封裝以及EDA等關鍵技術和標準逐漸成為學術界和工業(yè)界的研究熱點。本文對Chiplet異構集成技術的概念與原理、技術優(yōu)勢以及挑戰(zhàn)進行了詳細的總結和對比，并對其應用與未來發(fā)展趨勢進行了討論。
引言
超大規(guī)模集成電路生產制造技術經過幾十年的迅猛發(fā)展，已經成為支撐信息化社會不斷發(fā)展演進的支柱。在信息系統(tǒng)中廣泛應用的各類芯片常依賴于IC工藝制程的升級以實現其性能提升和功耗優(yōu)化。目前，IC制造可量產工藝已達到7nm，并向5nm及3nm推進。然而，隨著IC工藝制程的復雜度急劇攀升，相應的流片成本也在急劇增加，7nm工藝單次全掩模流片甚至超過10億元人民幣，對多領域芯片的設計實現帶來巨大挑戰(zhàn)。
此外，摩爾定律和登納德縮放定律的放緩和停滯更加劇了這一問題。摩爾定律在2000年后呈現出放緩的跡象，到2018年，摩爾定律預測與芯片實際能力的差距大約是15倍。登納德縮放比例定律在2007年開始顯著放緩，到2012年幾乎失效，通過IC工藝制程升級帶來芯片性能及功耗提升的性價比越來越低。工業(yè)界及學術界普遍認為“超摩爾時代”和“后摩爾時代”將很快來臨。
在上述背景下，Chiplet（又稱小芯片或芯粒）異構集成技術作為可能破解上述問題的關鍵技術獲得廣泛關注。Chiplet技術，試圖通過將多個可模塊化芯片（主要形態(tài)為裸片（Die））通過內部互聯(lián)技術集成在一個封裝內，構成專用功能異構芯片，從而解決芯片研制涉及的規(guī)模、研制成本以及周期等方面的問題。通過采用2.5D、3D等高級封裝技術，Chiplet可以實現高性能多芯片片上互連，提高芯片系統(tǒng)的集成度，擴展其性能、功耗優(yōu)化空間。此外，模塊化集成方式可以有效提高芯片的研發(fā)速度，降低研發(fā)成本和芯片研制門檻，可以使得芯片研發(fā)聚焦于算法和核心技術，提高行業(yè)整體創(chuàng)新水平和能力。
與傳統(tǒng)的單芯片集成方式相比，Chiplet異構集成技術在多方面具有優(yōu)勢和潛力，但其發(fā)展成熟和廣泛應用也面臨諸多挑戰(zhàn)。異構集成系統(tǒng)需要統(tǒng)一的接口和標準，而多樣化異構芯片的互連接口及標準的制定不僅僅在技術方面會面臨性能和靈活性平衡的困難，在市場生態(tài)方面也面臨主導權競爭等多方面的不利因素。此外，Chiplet異構集成技術所依賴的封裝技術也面臨在性能、功耗以及成本等方面的要求和挑戰(zhàn)。支持Chiplet芯片設計、實現的全套EDA工具鏈以及生態(tài)是否完善，是否可持續(xù)發(fā)展，也是Chiplet技術成功所需要面臨解決的關鍵問題。
目前，Chiplet異構集成技術在工業(yè)界，尤其是具有較高技術水平和研發(fā)實力的公司，已有部分成功應用。HBM存儲器是Chiplet技術早期成功應用的典型代表。此后，在FPGA領域，英特爾公司推出了基于Chiplet技術的Agilex FPGA家族產品，利用3D封裝技術實現異構芯片集成。在高性能CPU芯片領域，AMD推出了其Zen 2架構，該架構將IO部件和處理器核心分離成多個不同工藝（7nm和14nm等）小芯片，以按需組合集成。在網絡領域，英特爾公司 （原Barefoot）Tofino 2 12.8T的交換芯片采用交換邏輯芯片與高速Serdes接口模塊芯片組合的Chiplet方式實現。在學術界，美國加州大學、喬治亞理工大學以及歐洲的研究機構近年也逐漸開始針對Chiplet技術涉及到的互連接口、封裝以及應用等問題開始展開研究。
值得注意的是，上述研究更多集中在獨立產品或局部技術上，而美國國防部高級研究計劃局（DARPA）2017年推出的CHIPS戰(zhàn)略計劃（通用異構集成和IP重用戰(zhàn)略）則試圖將Chiplet技術推上戰(zhàn)略統(tǒng)一和生態(tài)構建的層面。DARPA瞄準Chiplet這一技術趨勢，試圖構建圍繞和利用Chiplet技術的一系列生態(tài)及應用，從而將Chiplet技術推到了另一高度。
Chiplet異構集成技術受到的關注度與日劇增，但Chiplet技術相關的綜述性文章較為缺乏。本文試圖針對Chiplet技術已有的研究和應用成果進行梳理分析并對Chiplet技術未來發(fā)展趨勢提出展望，從而為從事研究下一代芯片研究和設計的學者及工業(yè)界人士提供借鑒和參考。
Chiplet技術概述
傳統(tǒng)上，芯片的迭代開發(fā)通常有兩種方式，主流方式是直接利用新一代IC工藝制程開發(fā)新的芯片，實現處理能力、帶寬、主頻等性能提升和新功能的集成；為了降低開發(fā)成本和周期，也可利用原有工藝節(jié)點實現新增功能，并在下一代工藝上將原有芯片和新功能芯片整合到單片實現。在摩爾定律和登納德縮放定律有效的早期，上述方式不僅可以獲得頻率的提升，還可以通過高級工藝制程更小的特征尺寸實現功耗、面積等方面的優(yōu)化。
然而，隨著芯片制程的演進，由于設計實現難度更高，流程更加復雜，芯片全流程設計成本大幅增加。根據國際商務戰(zhàn)略公司（IBS）調查數據顯示，22nm制程之后每代技術設計成本（包括EDA、設計驗證、IP核、流片等）增加均超過50%，7nm總設計成本約3億美元，預計3nm工藝成本將增加5倍，達到15億美元。這使得基于工藝改進實現高性能芯片的升級換代戰(zhàn)略的難度不斷增大，性價比不斷降低。此外，良率、光刻機光罩尺寸等方面的技術限制，也使得在新工藝節(jié)點實現功能性能持續(xù)升級擴展的單片集成方式，也逐漸變得不可持續(xù)。
圖1 不同工藝節(jié)點的芯片設計制造成本：數據來源IBS在此情況下，Chiplet芯片異構集成技術成為未來芯片設計的一種可行途徑。實際上，在上世紀八十年代出現的多芯片模塊封裝技術（Multi-Chip Modules，MCMs）就已體現了Chiplet的技術概念。MCM技術通過將多個芯片在基板等介質上連接以滿足滿足功能性能需求的復雜系統(tǒng)芯片。MCM技術可以減少板級互連等開銷，降低板級系統(tǒng)設計復雜度，顯著降低系統(tǒng)構建成本。近幾年，英特爾公司、AMD等公司基于MCM技術已開發(fā)出系列化高性能芯片產品。然而，MCM技術更聚焦底層封裝技術，未考慮到芯片系統(tǒng)異構集成的多層次互連標準、接口、工具以及生態(tài)等芯片模塊化復用所需要解決的高層次問題。
2017年，美國國防部高級研究計劃局（DARPA）在“電子復興計劃”中規(guī)劃了“通用異構集成和IP重用戰(zhàn)略”（CHIPS）“項目試圖發(fā)動工業(yè)界和學術界力量共同解決上述問題，參與方不僅有系統(tǒng)集成廠商洛克希德·馬丁、諾斯羅普·格魯曼公司、波音，英特爾、美光等芯片廠商以及Cadence，Synopsys等EDA廠商，還包括密歇根大學，喬治亞理工學院和北卡羅來納州立大學等科研機構。該項目的重點在于開發(fā)一種新的技術框架，該框架中將包含不同的功能的芯片裸片（Die）混合、匹配和組合到中介層上，從而可以更輕松地以更低的成本集成到芯片系統(tǒng)中，從而有效增強芯片系統(tǒng)整體靈活性并減少下一代產品的設計時間。
Facebook等公司推動的開放計算項目（Open Computer Project, OCP）也在2018年末積極啟動了開放領域特定架構（Open Domain-Specific Architecture, ODSA）研究，試圖開發(fā)完整體系結構的接口棧，創(chuàng)建一個Chiplet的開放市場，通過定義開放的標準化接口，使得Chiplet芯片中集成的裸片可以互操作，以支持不同供應商的裸片自由組合，構建更為靈活的芯片系統(tǒng)。
為達到上述目標，物理層、鏈路層及網絡層全?？尚械幕ミB接口規(guī)范和標準、配套的先進芯片封裝技術、面向良率良率額的EDA等軟件工具鏈的研發(fā)以及行業(yè)的典型應用將是Chiplet技術發(fā)展成熟所需著手解決的重要問題。
Chiplet技術的優(yōu)勢
與傳統(tǒng)PCB板集成以及單片ASIC集成方式相比，Chiplet異構集成技術的優(yōu)勢主要體現在技術、成本以及商業(yè)方面。
在技術優(yōu)化方面，通過多個小芯片的靈活重組，可提供較大的性能功耗優(yōu)化空間，從而有效支持面向特定領域的靈活定制，緩解摩爾定律放緩帶來的影響，滿足多樣化芯片研制需求。例如，對于提供高密度高速接口為特征的網絡芯片，高速Serdes 對芯片的功耗排布要求較高。而采用Chiplet技術將網絡芯片高速Serdes IO模塊與核心邏輯分離，可以提供更多針對功耗優(yōu)化的布局選擇，這也是英特爾公司可編程交換芯片Tofino2采用Chiplet技術的一個重要原因。此外，對于高性能CPU以及AI芯片，訪存帶寬通常是性能瓶頸，通過Chiplet技術將處理器核心和存儲芯片通過3D堆疊技術等進行組合封裝，可以有效提升信號傳輸質量和帶寬，在一定程度上緩解”存儲墻“問題，這也是AMD和英特爾公司較早關注和采用Chiplet技術的關鍵。
在研制成本方面，Chiplet芯片一般采用先進的封裝工藝，將小芯片組合代替形成一個大的單片芯片。利用小芯片（具有相對低的面積開銷）的低工藝和高良率可以獲得有效降低成本開銷。除芯片流片制造成本外，研發(fā)成本也逐漸占據芯片成本的重要組成部分，通過采用已知合格（Known Good Die，KGD）裸片進行組合，可以有效縮短芯片的研發(fā)周期及節(jié)省研發(fā)投入。AMD采用Chiplet技術研制的EPYC CPU將32核CPU的開發(fā)和制造成本降低高達40%。此外，大規(guī)模高性能芯片，尤其是商用芯片，在采用傳統(tǒng)單片集成方式時，通常通過多次硅驗證才能改進成熟并投放市場，從而導致較大的研發(fā)成本壓力。而Chiplet芯片通常集成應用較為廣泛和成熟的芯片裸片，可以有效降低了Chiplet芯片的研制風險，從而減少重新流片及封裝的次數，有效節(jié)省成本。
在商業(yè)方面，Chiplet技術可以有效提高芯片的研發(fā)速度，降低研發(fā)成本和壁壘，從而使得科研和商業(yè)機構可以更加專注核心算法及技術的攻關，有力推動技術創(chuàng)新。另一方面，Chiplet技術生態(tài)的不斷演進完善將催生新的產業(yè)。在Chiplet技術商業(yè)模式中可能會催生三類商業(yè)角色，包括供應Chiplet模塊芯片的Chiplet供應商、將Chiplet模塊芯片集成組合形成系統(tǒng)能力的Chiplet集成商，以及進行工具鏈和設計自動化支持服務的EDA軟件提供商。目前，英特爾公司、美光等公司已開始承載了產業(yè)鏈中的部分角色，而zGlue等初創(chuàng)公司則著重試圖打通Chiplet產業(yè)鏈的缺失環(huán)節(jié)。
表1給出了Chiplet技術與傳統(tǒng)技術的對比，在性能、功耗及集成度等方面接近單片ASIC，而在成本及設計周期等方面則與傳統(tǒng)具備優(yōu)勢的PCB技術差距較小。由此可見，Chiplet技術是單片ASIC和PCB技術的良好折中，發(fā)展?jié)摿薮蟆?/p>
Chiplet技術面臨的挑戰(zhàn)
Chiplet技術雖然具有諸多優(yōu)勢，但其發(fā)展成熟至可廣泛應用仍面臨來自互連接口與協(xié)議、封裝技術以及質量控制等方面挑戰(zhàn)。
互連接口與協(xié)議
Chiplet各裸片的互連接口和協(xié)議對于Chiplet技術十分關鍵，其設計必須考慮與工藝制程及封裝技術的適配、系統(tǒng)集成及擴展等要求，還需滿足不同領域Chiplet集成對單位面積傳輸帶寬、每比特功耗等性能指標的要求。通常，上述指標要求通常是相互矛盾的，從而給Chiplet互連接口與協(xié)議的設計帶來較大挑戰(zhàn)。
圖2 主要串行接口分類與應用
參考OSI網絡通信層次模型，Chiplet互連接口與協(xié)議可以劃分為物理層（PHY層）、數據鏈路層、網絡層以及傳輸層。目前在研的互連接口及協(xié)議更多集中在物理層，其與工藝、功耗以及性能緊密相關，鏈路層及以上接口更多依賴沿用或擴展已有接口標準及協(xié)議。
物理層（PHY層）
可用于Chiplet技術物理層互連的接口可以分為串行接口及并行接口兩大類。
a）串行接口
從應用的傳輸距離角度，串行接口主要包括長/中/短距Serdes（LR/MR/VSR Serdes）、特短距XSR Serdes和超短距USR Serdes，圖2給出了幾類接口的主要應用場景。
LR/MR/VSR（Middle Reach/Long Reach/Very Short）Serdes通常用于芯片間以及芯片與模塊間通過PCB板連接，廣泛用于實現PCI-E、以太網、RapidIO等通信接口。這一類接口的主要優(yōu)勢是成熟可靠、傳輸距離長、低成本且易于集成。然而，由于在功耗、面積以及延遲方面不具優(yōu)勢，難以支撐對上述指標敏感的高性能Chiplet芯片的構建。
特短距XSR（Extra Short Reach）Serdes針對裸片間（Die-to-Die，D2D）及裸片-光器件間（Die-to-Optical Engine，D2OE）間互連定義的Serdes標準。XSR設計更著重于面向芯片與光器件間的互連，采用集成了時鐘數據恢復電路（CDR）的傳統(tǒng)Serdes結構，對插損開銷要求更為嚴格。為達到更低的誤碼率，需要集成復雜的前向糾錯（FEC）機制，因此會引入顯著的延遲和功耗，當帶寬達到112G或更高時，信號反射帶來的開銷會使得這種情況更加惡化。此外，為了支持良好的信號完整性，需要更高性能的芯片制造工藝和封裝基板材料來支持大規(guī)模集成。XSR更適合部署在具備端到端FEC的裸片與光器件間。
與XSR相比，USR（Ultra Short Range）Serdes的設計更專注于利用2.5D/3D封裝技術實現Chiplet芯片內裸片到裸片的極短距離（10mm級別）高速互連通信。由于通信距離短，USR可以利用高級編碼、多比特傳輸等先進技術提供更高效的解決方案，實現更好的性能功耗比，并具有更好的可擴展性。例如，Kandou公司利用CNRZ-5編碼實現的Glasswing 112G USR Serdes可以達到0.72pJ/bit，224G Serdes可以實現0.8pJ/bit的每比特功耗。由于USR接口的實現通常涉及相關專利技術（例如編碼方式），其互操作兼容性面臨較大挑戰(zhàn)。此外，USR對傳輸距離的要求制約大規(guī)模的Chiplet芯片集成。
根據OIF定義的56G Serdes接口規(guī)范，表2給出了不同類型接口在傳輸、應用等方面特性的對比分析。
b）并行接口
目前可用于Chiplet裸片互連的通用并行接口主要有英特爾公司的AIB/MDIO、TSMC的LIPINCON以及OCP的BoW等。HBM接口也屬于此類接口，但主要專用于高帶寬存儲器互連。
AIB高級接口總線（Advanced Interface Bus）類似DDR DRAM接口，是英特爾提出的物理層并行互連標準。在DARPA的CHIPS項目中，英特爾免費提供AIB接口許可給相關廠商，以支持廣泛的Chiplet生態(tài)系統(tǒng)。MDIO作為AIB的升級版本，可以提供更高的傳輸效率，響應速度和帶寬密度可以達到AIB的兩倍以上。AIB以及MDIO技術主要適用于通信距離短和損耗低的2.5D及3D封裝技術，例如EMIB、Foveros等。
LIPINCON是臺積電針對Chiplet設計提出的一種高性能互連接口。通過利用InFO及CoWoS等高級的硅基互連封裝技術，并采用時序補償技術，LIPINCON可以在不使用PLL/DLL的同時較低功耗和面積開銷。LIPINCON接口包括兩種PHY類型：PHYC用于SoC裸片，PHYM用于存儲及收發(fā)器類裸片。
BoW 接口由OCP ODSA組設計提出，著重面向解決基于有機基板的并行互連問題。BoW定義了三種類型，即BoW-Base、BoW-Fast和BoW-Turbo。
BoW-Base面向10mm以下傳輸距離，采用非端接的單向接口，每線數據傳輸率可達4Gbps；BoW-Fast可以支持走線長度到50mm，采用端接接口，支持每線16Gbps傳輸速率；與BoW-Fast相比，BoW-Turbo采用雙線支持雙向16Gbps傳輸。BoW支持后向兼容，對芯片工藝制程和封裝技術限制較少，不依賴高級硅基互連封裝技術，具有較為廣泛的應用范圍。
表3給出了上述Chiplet物理層并行接口在封裝、傳輸速率、帶寬密度等方面特性對比。
值得注意的是，上述先進的電信號物理層接口已達到較低的每比特數據傳輸功耗。然而，隨著高性能網絡、計算等應用迅猛增長的帶寬需求，數據傳輸帶來的功耗增長仍是芯片研制所面臨的重要挑戰(zhàn)。Mark Wade等人提出采用光電混合技術解決I/O瓶頸問題，為Chiplet未來高性能低功耗互連技術和標準的發(fā)展提供了新的思路。
上述各接口標準都著重面向優(yōu)化Chiplet特定互連需求設計，最優(yōu)的Chiplet互連解決方案與具體應用相關。并行接口雖然可以提供低功耗、低延遲和高帶寬，但需要更多的布線資源；串行接口所需布線資源較少，但是會帶來更多的功耗和延遲。因此，Chiplet芯片設計者必須根據實際應用需求、約束以及裸片特性選擇合適的一種或多種物理層接口達到系統(tǒng)優(yōu)化的目標。
鏈路層及以上
可用于構建Chiplet系統(tǒng)的鏈路層及以上接口標準主要有PIPE、CCIX、Tilelink以及ISF等。
PIPE接口標準由英特爾公司在2002年定義，之后作為PCIe規(guī)范的一部分被不斷更新。PIPE接口可以作為一種通用的物理層和數據鏈路層的接口，用于屏蔽上述多樣化PHY接口的差異，為上層提供統(tǒng)一的抽象。
原則上，傳統(tǒng)的數據鏈路層接口標準（例如以太網MAC、PCIe等）通過和底層的PHY適配，都可以用于Chiplet的鏈路層傳輸。由于開源開放性，Tilelink接口協(xié)議目前受到較為廣泛的關注。其試圖將片上網絡以及Cache控制器的實現與Cache一致性協(xié)議本身解耦。遵循Tilelink事務結構的任何Cache一致性協(xié)議可以和任意物理層網絡以及Cache控制器結合使用。CCIX接口標準是面向芯片間加速器結構設計的，其在標準PCIe數據鏈路層基礎上通過擴展事務層、協(xié)議層等功能，實現了對Cache一致性支持。CCIX可以支持靈活的拓撲結構，主要用于主CPU和加速器間通信。
針對Tilelink、CCIX等同步通信機制的可擴展性問題，ODSA項目的積極參與者Netronome公司設計了ISF接口協(xié)議。ISF包含傳輸層、網絡層以及鏈路層，是一種可以支持異步存儲訪問的輕量級消息協(xié)議。ISF最初用于Netronome公司的NFP網絡流處理器片上部件的互連，目前擬擴展支持Chiplet裸片間互連。
與工業(yè)界密切進行Chiplet相關互連標準規(guī)范的研究不同，學術界的研究焦點主要集中于裸片間網絡層NOC架構及算法的設計優(yōu)化，較多關注基于主動中介層實現高性能的Chiplet片上網絡通信。
封裝技術
Chiplet中裸片的互連的物理實現依賴于芯片封裝過程完成，多芯片封裝技術的性能、成本以及成熟度極大影響Chiplet芯片的應用。如圖3所示，根據連接介質及工藝的不同，可用于支持Chiplet互連的封裝技術可分為基于基板（Substrate）的封裝技術、基于硅轉接層（interposers，也稱中介層、轉接板）的封裝技術和基于重分布層（Redistribution Layer，RDL）的扇出（Fan-Out）封裝技術。
圖3 Chiplet封裝技術示意
由于成本等方面原因，有機基板使用較為廣泛。有機基板材料與傳統(tǒng)PCB類似，通過蝕刻工藝完成布線連接，不依賴于半導體制造設備的硅工藝。多個裸片可以基于基板通過引線鍵合（Wire bonding）或倒裝（Flip Chip）技術利用有機基板進行高密度連接。由于不需要依賴芯片代工廠（Foundry）工藝，基于基板的封裝方式材料及生產成本較低，封裝大小可以達到110mm*110mm（柵格陣列封裝LGA），在大規(guī)模Chiplet系統(tǒng)中使用較為廣泛。然而，鍵合以及倒裝互連IO引腳密度較低，且芯片大量引腳被電源地占據，導致可用于傳輸數據的引腳更加緊張，限制了全芯片對外帶寬。此外，串擾效應也會阻礙單引腳數據傳輸能力的提升。上述問題也會限制Chiplet裸片間連接的傳輸帶寬，從而影響更高性能Chiplet芯片構建。
基于硅中介層的封裝技術是2.5D/3D封裝技術的主要形式，通過在基板和裸片間上放置額外的硅層承接裸片間的互連通信，裸片與基板之間則通過硅過孔（Through-silicon vias，TSVs）和微凸點（Micro-Bump）連接。由于微凸點和TSV可以提供更小的凸點間距和走線距離，基于硅中介層的封裝技術可以提供更高的IO密度以及更低的傳輸延遲和功耗。然而，由芯片代工廠提供的硅中介層的實現與有機基板相比，在材料和工藝實現成本方面都大大增加。如圖3（c）所示，針對這一問題，硅橋（Silicon Bridge）技術試圖融合基板和硅中介層技術，通過在基板上集成較小的薄層進行裸片間互連（小于75um），以期在性能和成本間取得良好的平衡。值得注意的是，硅中介層有兩種形式，一種是只包含連接電路的被動中介層，另外一種是不僅包含連接電路還集成邏輯電路的主動中介層。主動中介層實現成本較高，但可以提供比被動中介層更靈活更易于擴展的解決方案，因而在學術界受到廣泛關注。
基于重分布層的無基板的扇出封裝技術在晶圓表面沉積金屬和介質層，形成重分布層（RDL）承載相應的金屬布線圖形，對芯片的IO端口進行重新布局，將其布置到超出裸片面積外的寬松區(qū)域。扇出封裝技術中，RDL可以縮短電路的長度，使得信號質量大幅提高，同時有效減少芯片的面積，提高Chiplet集成度。此外，扇出封裝作為一種無基板（Substrate-less）的封裝方式，其垂直高度較低，從而能提供額外的垂直空間讓更多的元件可以向上堆疊。與基于硅中介層的封裝技術相比，扇出封裝的成本相對較低，但布線資源受限于RDL布線層次。由于臺積電的InFo（集成扇出封裝）技術在蘋果公司iPhone 7中A10處理器的成功應用，扇出型技術受到了封測廠和芯片代工廠的廣泛關注，目前市場已有10余種扇出封裝技術推出，可為Chiplet集成提供更多選擇。
表4給出了可用于Chiplet集成的封裝技術的對比。隨著Chiplet技術的不斷發(fā)展成熟，與之匹配的封裝技術也在不斷演化，以期通過克服性能、功耗、成本以及可實現性問題，為Chiplet技術應用提供更好支撐。
質量控制技術
Chiplet中集成的裸片通常都是經過硅驗證的產品，可以保證本身設計和物理實現的正確性，但在進行篩選和封裝的過程中，仍然會出現良率的問題。對于Chiplet芯片來說，單個問題裸片會導致全芯片失效，代價很高。因此，完善全面的測試對于Chiplet芯片質量控制尤為重要，而與單芯片集成相比，Chiplet將多個裸片封裝在一起，加劇了芯片測試的困難。Chiplet芯片管腳有限，可能僅能保證裸片部分管腳或部分裸片的測試連接需求，這對Chiplet全面測試帶來了新的挑戰(zhàn)。
Chiplet配套的EDA軟件是解決這一問題的重要手段。在芯片設計制造過程中，30%-40%的成本是工具軟件。Chiplet技術需要EDA工具從架構探索、芯片設計、物理及封裝實現等提供全面支持。以在各個流程提供智能化、優(yōu)化的實施輔助，將人工參與度降至最低，避免引入問題和錯誤。
在此方面，學術界和工業(yè)界的許多研究機構和公司已經開始了許多富有成效的工作。佐治亞理工學院Jinwoo Kim等人介紹了面向2.5D Chiplet封裝的EDA流程，該流程覆蓋并完全自動化了架構、電路和封裝的整個設計階段，并使用具有NOC配置的ROCKET-64 CPU驗證了其EDA流程的可用性。此外，Cadence、Synopsys和Mentor等傳統(tǒng)的集成電路EDA公司都在研發(fā)支撐Chiplet集成的相關工具。
Chiplet技術的應用及發(fā)展趨勢
雖然Chiplet異構集成技術的標準化剛剛開始，但其已在諸多領域體現出獨特的優(yōu)勢，應用范圍從高端的高性能CPU、FPGA、網絡芯片到低端的藍牙、物聯(lián)網及可穿戴設備芯片。
在高性能CPU芯片方面，AMD推出的Zen 2架構通過將不同工藝節(jié)點的多個處理器核裸片（7nm）、IO裸片（14nm）以及存儲器裸片組合構建成Chiplet芯片，從而以較低的成本獲得高端工藝帶來的計算處理性能提升。
英特爾公司 Stratix 10高性能FPGA較早采用Chiplet技術研制，通過EMIB硅橋封裝技術（2.5D）基于AIB接口實現FPGA邏輯裸片與Serdes IO裸片之間的集成。Stratix 10集成了來自三個芯片代工廠的6種工藝節(jié)點的裸片，有效證明了不同代工廠面向Chiplet技術的互操作性。英特爾公司 Agilex系列FPGA則利用了先進的3D封裝技術實現了包括10nm FPGA核心與112G Serdes的集成，證明了Chiplet技術應用于構建高工藝制程和高I/O性能芯片的可行性。
zGlue公司專注于中低端Chiplet芯片的研制和標準化，其研制或代工的藍牙、物聯(lián)網、WiFi等Chiplet芯片，裸片來源ADI、Dialog，Macronix和Vishay等30多家公司的近100種芯片產品。其建立了一套基礎的Chiplet EDA工具鏈，使得快速實現裸片組合與復用成為可能。
總體來看，Chiplet技術由于可以在芯片涉及的良率、成本等多個維度提供可定制性和可優(yōu)化性，其延伸的領域將越來越廣泛，隨著芯片開源生態(tài)及敏捷開發(fā)的快速興起，Chiplet異構芯片集成技術將成為未來芯片研制的主流技術，值得科研機構和工業(yè)界對相關技術挑戰(zhàn)和問題提前布局，展開研究。
總結
Chiplet異構集成技術作為破解摩爾定律放緩的可能解決方案近年來受到廣泛關注。盡管Chiplet技術還存在一些尚未解決的技術問題，例如缺少成熟的互連接口、良率控制難度大等，但是在眾多芯片研制領域已展現出較好的效能及性價比。與成本高昂的高工藝制程（在7nm及以下）單芯片技術方案相比，具有顯著優(yōu)勢。因此，在工業(yè)界和學術界Chiplet技術逐漸成為研究和討論的熱點。在對Chiplet技術的優(yōu)勢和挑戰(zhàn)進行了詳細討論的基礎上，我們認為Chiplet技術將成為下一代芯片研制的主流技術，應予以密切關注，積極參與技術研發(fā)和標準規(guī)范制定過程，有效把握這一技術趨勢，從而在部分芯片研制領域實現彎道超車。