基于硬件仿真器的PCIe接口验证方法的研究和实现
2020年电子技术应用第8期
郝 强
上海高性能集成电路设计中心，上海201204
摘要： PCIe接口是System on Chip (SoC）芯片上使用非常广泛的一种高速接口。因此，在SoC芯片的Register Transfer Level(RTL)级设计开发阶段，对PCIe接口设计的验证显得尤为重要，需要通过不同的验证平台保证PCIe接口设计的功能正确性和性能稳定性。对基于Cadence 硬件仿真器创建的PCIe接口验证平台的方法进行研究，并在某款SoC芯片上实现了该验证流程。实践表明，使用该方法能够较快速地构建验证平台，提供较高的仿真测试性能，同时支持多种调试手段，有效地完成验证目标。
中圖分類號： TN47
文獻標(biāo)識碼： A
DOI：10.16157/j.issn.0258-7998.209806
中文引用格式： 郝強. 基于硬件仿真器的PCIe接口驗證方法的研究和實現(xiàn)[J].電子技術(shù)應(yīng)用，2020，46(8)：77-79.
英文引用格式： Hao Qiang. Research and implementation of verification method for PCIe interface based on emulator[J]. Application of Electronic Technique，2020，46(8)：77-79.
文獻標(biāo)識碼： A
DOI：10.16157/j.issn.0258-7998.209806
中文引用格式： 郝強. 基于硬件仿真器的PCIe接口驗證方法的研究和實現(xiàn)[J].電子技術(shù)應(yīng)用，2020，46(8)：77-79.
英文引用格式： Hao Qiang. Research and implementation of verification method for PCIe interface based on emulator[J]. Application of Electronic Technique，2020，46(8)：77-79.
Research and implementation of verification method for PCIe interface based on emulator
Hao Qiang
Shanghai Hi-Performance IC Design Center，Shanghai 201204，China
Abstract： The PCIe interface is a kind of high-speed interface widely used on system on chip(SoC). In the register transfer level(RTL) design and development stage of the SoC, it is particularly important to verify the design of the PCIe interface. Different verification platforms are needed to ensure the functional correctness and performance stability of the design. This paper focuses on the method of PCIe interface verification platform based on Cadence emulator, and realizes the verification method with a chip. The practice shows that this method can quickly build the verification platform, provide high emulation performance, support a variety of debugging methods, and effectively complete the verification objectives.
Key words : emulation；PCIe；integrated circuit verification
0 引言
隨著集成電路設(shè)計技術(shù)的不斷發(fā)展，SoC芯片的功能和性能得到極大的豐富和提升。其中，總線技術(shù)的發(fā)展起著重大的推動作用。PCIe總線作為系統(tǒng)總線的延伸，使得SoC芯片可以與外部高速設(shè)備相連，能夠完成多種應(yīng)用功能擴展[1]。因此，PCIe總線接口成為SoC芯片設(shè)計中最為常用的外設(shè)接口之一。然而，PCIe總線協(xié)議相較于一般慢速的總線協(xié)議更為復(fù)雜，這就給PCIe接口設(shè)計的正確性帶了挑戰(zhàn)。為此，一般會尋求多種驗證方法和手段來力求全面地保證PCIe接口設(shè)計的正確性。綜合驗證平臺的高效性和驗證場景的多樣性考慮，采用基于Cadence硬件仿真器平臺的PCIe接口的驗證方法突出了開發(fā)周期短、運行速度快以及調(diào)試手段多的優(yōu)勢，日益成為PCIe接口設(shè)計驗證最為重要的驗證方法之一。本文描述了基于Cadence硬件仿真器對某款SoC芯片的PCIe接口設(shè)計進行驗證的實現(xiàn)方法和驗證環(huán)境的創(chuàng)建流程，用以滿足該設(shè)計的驗證需求。
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作者信息：
郝 強
(上海高性能集成電路設(shè)計中心，上海201204)
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