基于硬件仿真器的PCIe接口驗(yàn)證方法的研究和實(shí)現(xiàn)
所屬分類：技術(shù)論文
上傳者：aetmagazine
文檔大?。?span>373 K
標(biāo)簽： 硬件仿真 PCIe 集成電路驗(yàn)證
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文檔介紹：PCIe接口是System on Chip (SoC）芯片上使用非常廣泛的一種高速接口。因此，在SoC芯片的Register Transfer Level(RTL)級(jí)設(shè)計(jì)開發(fā)階段，對(duì)PCIe接口設(shè)計(jì)的驗(yàn)證顯得尤為重要，需要通過(guò)不同的驗(yàn)證平臺(tái)保證PCIe接口設(shè)計(jì)的功能正確性和性能穩(wěn)定性。對(duì)基于Cadence 硬件仿真器創(chuàng)建的PCIe接口驗(yàn)證平臺(tái)的方法進(jìn)行研究，并在某款SoC芯片上實(shí)現(xiàn)了該驗(yàn)證流程。實(shí)踐表明，使用該方法能夠較快速地構(gòu)建驗(yàn)證平臺(tái)，提供較高的仿真測(cè)試性能，同時(shí)支持多種調(diào)試手段，有效地完成驗(yàn)證目標(biāo)。
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