JEDEC固態(tài)技術(shù)協(xié)會(huì)今天將發(fā)布其下一個(gè)主流存儲(chǔ)器標(biāo)準(zhǔn)DDR5 SDRAM的最終規(guī)范,這將標(biāo)志著計(jì)算機(jī)存儲(chǔ)器開發(fā)的一個(gè)重要里程碑。自90年代末以來,DDR的最新版本一直在驅(qū)動(dòng)PC,服務(wù)器以及所有產(chǎn)品之間的發(fā)展,DDR5再次擴(kuò)展了DDR內(nèi)存的功能,使峰值內(nèi)存速度提高了一倍,同時(shí)也大大增加了內(nèi)存大小。
預(yù)計(jì)到2021年,基于新標(biāo)準(zhǔn)的硬件將在服務(wù)器級(jí)別開始采用,然后再推廣到客戶端PC和其他設(shè)備。
DDR5規(guī)范最初計(jì)劃于2018年發(fā)布,今天的發(fā)布相對(duì)于JEDEC的原定計(jì)劃有些落后,但并沒有降低新存儲(chǔ)器規(guī)范的重要性。像之前的DDR每次迭代一樣,DDR5的主要重點(diǎn)再次是提高內(nèi)存密度和速度。JEDEC希望將兩者都提高一倍,最大內(nèi)存速度設(shè)置為至少6.4Gbps,而單個(gè)封裝的LRDIMM的容量最終將達(dá)到2TB。
一直以來,存在一些較小的更改以支持這些目標(biāo)或簡化生態(tài)系統(tǒng)的某些方面,例如,DIMM上的電壓調(diào)節(jié)器以及芯片上的ECC。
變得更大:更密的內(nèi)存和芯片堆疊
我們首先簡要介紹一下容量和密度,因?yàn)榕cDDR4相比,這是對(duì)標(biāo)準(zhǔn)最直接的更改。DDR5的設(shè)計(jì)時(shí)間跨度為數(shù)年,它將允許單個(gè)存儲(chǔ)芯片達(dá)到64Gbit的密度,這比DDR4的最大16Gbit密度高出4倍。結(jié)合die堆疊,可以將多達(dá)8個(gè)管芯die為一個(gè)芯片,那么40個(gè)單元的LRDIMM可以達(dá)到2TB的有效存儲(chǔ)容量?;蛘邔?duì)于更不起眼的無緩沖DIMM,這意味著我們最終將看到典型雙列配置的DIMM容量達(dá)到128GB。
當(dāng)然,當(dāng)芯片制造趕上規(guī)范允許的范圍時(shí),DDR5規(guī)范的峰值容量將用于該標(biāo)準(zhǔn)生命周期的后期。首先,內(nèi)存制造商將使用當(dāng)今可達(dá)到的密度8Gbit和16Gbit芯片來構(gòu)建其DIMM。因此,雖然DDR5的速度提升將是相當(dāng)立即的,但是隨著制造密度的提高,容量的提升將更加緩慢。
更快:一個(gè)DIMM,兩個(gè)通道
DDR5的另一部分是關(guān)于再次增加內(nèi)存帶寬。每個(gè)人都希望獲得更高的性能(尤其是隨著DIMM容量的增長),并且毫不奇怪的是,為了實(shí)現(xiàn)這一目標(biāo),在規(guī)范中進(jìn)行了大量工作。
對(duì)于DDR5而言,JEDEC希望比DDR存儲(chǔ)器規(guī)范更積極地開始工作。通常,新標(biāo)準(zhǔn)是從上一個(gè)標(biāo)準(zhǔn)開始的地方開始的,例如從DDR3到DDR4的過渡,DDR3正式停止在1.6Gbps,而DDR4從那里開始。但是,對(duì)于DDR5,JEDEC的目標(biāo)是更高的,該組織預(yù)計(jì)將以4.8Gbps的速度推出,比DDR4的官方3.2Gbps最大速度快約50%。在隨后的幾年中,該規(guī)范的當(dāng)前版本允許的數(shù)據(jù)速率高達(dá)6.4Gbps,是DDR4官方峰值的兩倍。
當(dāng)然,愛好者會(huì)注意到DDR4已經(jīng)超過了官方規(guī)定的最大3.2Gbps(有時(shí)遠(yuǎn)高于),并且DDR5最終可能會(huì)走類似的路線。不論具體數(shù)字如何,其基本目標(biāo)是使單個(gè)DIMM的可用帶寬翻倍。因此,如果SK海力士確實(shí)在本十年后期實(shí)現(xiàn)了DDR5-8400的目標(biāo),也不要感到驚訝。
這些速度目標(biāo)的基礎(chǔ)是DIMM和內(nèi)存總線上的更改,以便每個(gè)時(shí)鐘周期饋送和傳輸大量數(shù)據(jù)。與DRAM速度一樣,最大的挑戰(zhàn)來自DRAM核心時(shí)鐘速率缺乏進(jìn)展。專用邏輯仍在變得越來越快,存儲(chǔ)器總線也在變得越來越快,但是支撐現(xiàn)代存儲(chǔ)器的基于電容器和晶體管的DRAM的時(shí)鐘頻率仍然不能超過幾百兆赫茲。
因此,為了從DRAM裸片中獲得更多收益(以保持內(nèi)存本身正在變得越來越快并提供實(shí)際上更快的內(nèi)存總線的錯(cuò)覺),需要越來越多的并行性。DDR5再次提高了賭注。
此處最大的變化是,與我們?cè)贚PDDR4和GDDR6等其他標(biāo)準(zhǔn)中看到的情況類似,單個(gè)DIMM被分解為2個(gè)通道。DDR5不會(huì)為每個(gè)DIMM提供一個(gè)64位數(shù)據(jù)通道,而是為每個(gè)DIMM提供兩個(gè)獨(dú)立的32位數(shù)據(jù)通道(考慮ECC時(shí)為40位)。同時(shí),每個(gè)通道的burst length從8字節(jié)(BL8)翻倍到16字節(jié)(BL16),這意味著每個(gè)通道每次操作將交付64字節(jié)。與DDR4 DIMM相比,以兩倍于額定內(nèi)存速度(相同核心速度)運(yùn)行的DDR5 DIMM將在DDR4 DIMM傳輸一個(gè)DDR4 DIMM的時(shí)間內(nèi)提供兩個(gè)64字節(jié)操作,從而使有效帶寬增加了一倍。
總體而言,內(nèi)存操作的魔術(shù)數(shù)字仍然是64字節(jié),因?yàn)檫@是標(biāo)準(zhǔn)高速緩存行的大小。DDR4樣式的內(nèi)存上較大的burst length將帶來128字節(jié)的操作,這對(duì)于單個(gè)高速緩存行而言太大,并且如果存儲(chǔ)器控制器不希望占用兩行的書序數(shù)據(jù)的值,這充其量會(huì)導(dǎo)致效率/利用率損失。相比之下,由于DDR5的兩個(gè)通道是獨(dú)立的,因此內(nèi)存控制器可以從不同的位置請(qǐng)求64個(gè)字節(jié),這使其更適合處理器的實(shí)際工作方式,并且避免了利用率打折扣(utilization penalty)。
這樣一來,對(duì)標(biāo)準(zhǔn)PC臺(tái)式機(jī)的最終影響將是,代替今天的DDR4規(guī)劃,即兩個(gè)DIMM填充兩個(gè)通道以進(jìn)行2x64位設(shè)置,而DDR5系統(tǒng)將在功能上表現(xiàn)為4x32位設(shè)置。內(nèi)存仍將成對(duì)安裝-我們不會(huì)回到安裝32位SIMM的時(shí)代-但現(xiàn)在最低配置是DDR5較小通道中的兩個(gè)。
這種結(jié)構(gòu)變化還會(huì)在其他地方產(chǎn)生連鎖反應(yīng),尤其是在這些較小的通道中最大化使用。DDR5引入了更細(xì)粒度的存儲(chǔ)體刷新功能,該功能將允許某些存儲(chǔ)體在使用中的同時(shí)進(jìn)行刷新。這樣可以更快地進(jìn)行必要的刷新(電容器充電),從而保持等待時(shí)間,并使未使用的存儲(chǔ)庫盡快可用。存儲(chǔ)體組的最大數(shù)量也從4個(gè)增加到8個(gè),這將有助于減輕順序存儲(chǔ)訪問帶來的性能損失。
快速總線服務(wù):決策反饋均衡
相比尋找增加DRAM DIMM并行化數(shù)量的方法,增加總線速度既簡單又困難:這種想法在概念上很簡單,在執(zhí)行上也很困難。最終,要使DDR的內(nèi)存速度提高一倍,DDR5的內(nèi)存總線的運(yùn)行速度必須是DDR4的兩倍。
DDR5進(jìn)行了幾處更改以實(shí)現(xiàn)這一目標(biāo),但是令人驚訝的是,存儲(chǔ)總線沒有任何大規(guī)模的根本更改,例如QDR或差分信令(differential signaling)。取而代之的是,JEDEC及其成員已經(jīng)能夠使用經(jīng)過稍微修改的DDR4總線版本實(shí)現(xiàn)其目標(biāo),盡管這種總線必須在更嚴(yán)格的公差范圍內(nèi)運(yùn)行。
這里的關(guān)鍵驅(qū)動(dòng)因素是決策反饋均衡(Decision Feedback Equalization:DFE)的引入。在非常高的水平上,DFE是一種通過使用來自內(nèi)存總線接收器的反饋來提供更好的均衡效果來減少 inter-symbol 干擾的方法。更好的均衡又可以使DDR5內(nèi)存總線以更高的傳輸速率運(yùn)行所需的更清晰的信號(hào)傳輸,而不會(huì)發(fā)生任何故障。同時(shí),標(biāo)準(zhǔn)中的一些較小更改進(jìn)一步幫助了這一點(diǎn),例如添加了新的改進(jìn)訓(xùn)練模式,以幫助DIMM和控制器補(bǔ)償內(nèi)存總線上的微小時(shí)序差異。
更簡單的主板,更復(fù)雜的DIMM:DIMM上的電壓調(diào)節(jié)
隨著內(nèi)核在密度和存儲(chǔ)速度方面的變化,DDR5再次提高了DDR存儲(chǔ)器的工作電壓。根據(jù)規(guī)格,DDR5的Vdd為1.1v,低于DDR4的1.2v。像過去的更新一樣,這將提高內(nèi)存相對(duì)于DDR4的電源效率,盡管到目前為止,功耗提升的幅度不如DDR4和早期標(biāo)準(zhǔn)。
JEDEC還在DDR5內(nèi)存標(biāo)準(zhǔn)中引入來對(duì)DIMM的電壓調(diào)節(jié)方式進(jìn)行相當(dāng)重要的更改。簡而言之,電壓調(diào)節(jié)正從主板移至各個(gè)DIMM,而DIMM則負(fù)責(zé)其自身的電壓調(diào)節(jié)需求。這意味著DIMM現(xiàn)在將包括一個(gè)集成的穩(wěn)壓器,并且適用于從UDIMM到LRDIMM的所有內(nèi)容。
DDR5 DIMM:仍為288針,但引腳排列已更改
最后,正如早期供應(yīng)商原型中已經(jīng)廣泛證明的那樣,DDR5將保持與DDR4相同的288針數(shù)。這反映了DDR2到DDR3的過渡,此處的引腳數(shù)在240個(gè)引腳處也保持相同。
但是,不要期望在DDR4插槽中使用DDR5 DIMM。盡管引腳數(shù)沒有改變,但引腳排列卻是為了適應(yīng)DDR5的新功能,尤其是其雙通道設(shè)計(jì)。
這里最大的變化是命令和地址總線正在收縮和分區(qū)( shrunk and partitioned),其引腳被重新分配給第二個(gè)存儲(chǔ)通道的數(shù)據(jù)總線。DDR5將具有兩個(gè)7位CA總線,而不是單個(gè)24位CA總線,每個(gè)通道一個(gè)。當(dāng)然,7只是舊總線的一半,因此對(duì)于交換的存儲(chǔ)控制器來說,事情變得越來越復(fù)雜。
現(xiàn)在開始送樣,在接下來的12-18個(gè)月內(nèi)開始采用
與其他JEDEC規(guī)范發(fā)布一樣,今天的發(fā)布要少一些產(chǎn)品,而更多的是要由開發(fā)委員會(huì)設(shè)置供其成員使用的標(biāo)準(zhǔn)。從一開始就參與DDR5開發(fā)過程的主要內(nèi)存制造商已經(jīng)開發(fā)了DIMM原型,現(xiàn)在正在考慮將其打包起來,以將他們的第一個(gè)商用硬件推向市場(chǎng)。
DDR5的總體采用曲線預(yù)計(jì)將與早期DDR標(biāo)準(zhǔn)相似。也就是說,JEDEC預(yù)計(jì)DDR5將在硬件完成后的12到18個(gè)月內(nèi)開始出現(xiàn)在終端設(shè)備中,并從那里開始增加。盡管該小組沒有提供具體的產(chǎn)品指導(dǎo),但他們非常清楚地表示,他們希望服務(wù)器再次成為早期采用的推動(dòng)力,尤其是在大型超大規(guī)模產(chǎn)品方面。英特爾和AMD都沒有正式宣布使用新內(nèi)存的平臺(tái),但是在那一點(diǎn)上只是時(shí)間問題。
同時(shí),他們期望DDR5的壽命周期與DDR4一樣長,甚至更長一些。DDR3和DDR4都享有大約7年的生命周期,并且DDR5應(yīng)該具有相同的穩(wěn)定性。而且,盡管無法完全清晰地看到數(shù)年,但此時(shí)JEDEC認(rèn)為,由于技術(shù)行業(yè)的不斷成熟,DDR5的保質(zhì)期將比DDR4長。當(dāng)然,這是蘋果在同一年放棄英特爾的CPU,因此到2028年,一切皆有可能。
無論如何,隨著DDR5準(zhǔn)備發(fā)布,可以期望主要的存儲(chǔ)器制造商繼續(xù)炫耀其原型和商用DIMM。隨著2021年正式開始采用,似乎明年將為服務(wù)器市場(chǎng)以及最終的客戶端臺(tái)式機(jī)市場(chǎng)帶來一些有趣的變化。