我們不斷向先進(jìn)的CMOS的微縮和新存儲(chǔ)技術(shù)的轉(zhuǎn)型，導(dǎo)致半導(dǎo)體器件結(jié)構(gòu)的日益復(fù)雜化。例如，在3D NAND內(nèi)存中，容量的擴(kuò)展通過垂直堆棧層數(shù)的增加來實(shí)現(xiàn)，在保持平面縮放比例恒定的情況下，這帶來了更高深寬比圖形刻蝕工藝上的挑戰(zhàn)，同時(shí)將更多的階梯連接出來也更加困難。人們通過獨(dú)特的整合和圖案設(shè)計(jì)方案來解決工藝微縮帶來的挑戰(zhàn)，但又引入了設(shè)計(jì)規(guī)則方面的難題。

二維 （2D） 設(shè)計(jì)規(guī)則檢查 （DRC） 已不足以用來規(guī)范設(shè)計(jì)以達(dá)成特定性能和良率目標(biāo)的要求。同時(shí)完全依賴實(shí)驗(yàn)設(shè)計(jì) （DOE） 來進(jìn)行工藝表征和優(yōu)化也變得難以操作。以往工程師通過運(yùn)用DOE實(shí)驗(yàn)來節(jié)省工藝研發(fā)的成本和時(shí)間，而現(xiàn)在他們需要進(jìn)行數(shù)以百計(jì)的DOE才能達(dá)到目的，這反而需要大量的時(shí)間和物料，包括晶圓。

此外，工藝步驟之間非直觀的交互作用，以及狹窄的工藝窗口，使得使用第一性原理建模來同時(shí)進(jìn)行性能提升和良率優(yōu)化變得尤為困難。因此需要對(duì)復(fù)雜工藝流程進(jìn)行三維建模理解，而虛擬制造建模平臺(tái)Coventor SEMulator3D為此而生。

SEMulator3D能提供哪些功能？

該軟件可從一系列標(biāo)準(zhǔn)單元工藝步驟中創(chuàng)建3D虛擬工藝整合模型，以模擬工藝流程。SEMulator3D使用完全整合的工藝流程模型，可以預(yù)測(cè)工藝更改對(duì)下游工藝步驟的影響，這在過去則需要在晶圓廠中依靠“先制造和后測(cè)試”的循環(huán)來實(shí)現(xiàn)。

例如，工程師可以使用該軟件對(duì)替換金屬柵極 （RMG） FinFET進(jìn)行快速建模，該元件使用先溝槽金屬硬掩模 （TFMHM） 后段制程 （BEOL） 與自對(duì)準(zhǔn)通孔工藝 （SAV）。工程師在完成虛擬加工的3D模型之后，就可以進(jìn)行2D和3D的虛擬測(cè)量和電學(xué)性能參數(shù)提取。

該軟件的電學(xué)分析組件增加了電阻和電容提取功能，有助于理解工藝和設(shè)計(jì)靈敏度。該軟件提供了3D建模和驗(yàn)證電學(xué)性能的快捷平臺(tái)。SEMulator3D中使用了有預(yù)測(cè)性的工藝模型和能精確匹配實(shí)際晶圓的3D結(jié)構(gòu)，比其它孤立解決方案中使用的理想化幾何結(jié)構(gòu)，更能精確地反映所制造的器件，從而具有更高的精度。

DRAM演示

該演示展現(xiàn)了該平臺(tái)如何根據(jù)刻蝕設(shè)備的性能參數(shù)（如材料的刻蝕選擇比和氣流流向通量分布）的變化對(duì)器件電學(xué)性能進(jìn)行建模，形象地說明了虛擬制造的案例。簡單的DRAM器件案例研究側(cè)重于對(duì)柵極刻蝕行為和刻蝕特征的研究，通過對(duì)其做合理設(shè)定來滿足預(yù)先設(shè)定的電學(xué)性能和良率目標(biāo)。

該演示在虛擬制造中使用了典型的工作流程，包括四個(gè)步驟：

1． 一個(gè)標(biāo)準(zhǔn)工藝流程的建立，此藝流程支持工藝校準(zhǔn)，然后生成具有預(yù)測(cè)性的3D結(jié)構(gòu)模型。

2． 添加量測(cè)參數(shù)，以評(píng)價(jià)器件結(jié)構(gòu)或電學(xué)行為。量測(cè)可能包括幾何尺寸測(cè)量、3D DRC（設(shè)計(jì)規(guī)則檢查）和電學(xué)參數(shù)測(cè)量。

3． 使用DOE（實(shí)驗(yàn)設(shè)計(jì)）和校準(zhǔn)。

4． 數(shù)據(jù)分析，包括對(duì)工藝實(shí)現(xiàn)和／或設(shè)計(jì)變更的敏感性分析。

標(biāo)準(zhǔn)工藝流程的建立

該演示的標(biāo)準(zhǔn)工藝流程面向2X DRAM。該工藝由Coventor根據(jù)公開數(shù)據(jù)開發(fā)，未使用客戶機(jī)密信息

圖1：建立模型之后，電容器接觸點(diǎn)結(jié)果如圖所示。此時(shí)可以進(jìn)行電學(xué)分析，研究電容器的邊緣效應(yīng)。

在本演示中，DRAM的有源區(qū) （AA） 使用自對(duì)準(zhǔn)四重圖形技術(shù) （SAQP） 和傾角20°的光刻－刻蝕－光刻－刻蝕 （LELE或LE2） 對(duì)多余的圖形進(jìn)行去除，其間距為28 nm。掩埋字線使用自對(duì)準(zhǔn)雙重圖形化技術(shù) （SADP），間距為40 nm，位線使用SADP，間距為44 nm。工藝流程在電容器接觸點(diǎn) （CC） 處結(jié)束，這使得軟件可以進(jìn)行電學(xué)分析，并能夠分析電容器中的邊緣效應(yīng)。

添加重要度量

每個(gè)工藝步驟只需要幾個(gè)易于理解和校準(zhǔn)的幾何和物理輸入?yún)?shù)。工作流程的下一步是確定重要量工藝參數(shù)。就像在實(shí)際的晶圓廠一樣，單元工藝參數(shù)，如沉積一致性、刻蝕的各向異性和選擇比，他們之間相互影響并與其它設(shè)計(jì)參數(shù)交互作用，最終以復(fù)雜的方式影響最終器件的結(jié)構(gòu)。

SEMulator3D支持添加兩種幾何測(cè)量。第一種是虛擬測(cè)量，支持測(cè)量模型結(jié)構(gòu)并驗(yàn)證結(jié)構(gòu)是否符合預(yù)期尺寸。第二種是結(jié)構(gòu)搜索，相關(guān)步驟可以檢查整個(gè)3D模型或某些部分，以確定測(cè)量極值，如膜厚度、線寬和接觸面積的數(shù)值和位置。它還可以計(jì)算電網(wǎng)組件的數(shù)量，這有助于識(shí)別電網(wǎng)短路或開路（圖2）。

圖2：虛擬測(cè)量步驟（頂部）可幫助測(cè)量結(jié)構(gòu)，包括CD、刻蝕深度和薄膜厚度。結(jié)構(gòu)搜索步驟（底部）可確定測(cè)量極值，并計(jì)算電網(wǎng)組件的數(shù)量，如識(shí)別網(wǎng)絡(luò)短路或開路。

當(dāng)幾何偏差的位置隨工藝的變化而變化時(shí)，結(jié)構(gòu)搜索特別有用。例如，圖2顯示了CC和AA之間的接口最小面積。軟件將高亮顯示該位置，而該位置容易成為器件失效的故障點(diǎn)。

器件電學(xué)性能模擬

器件的電學(xué)性能參數(shù)可以通過器件電學(xué)性能模擬來提取。通過使用與圖2相同的模型，該演示可以在SEMulator3D中進(jìn)行器件電學(xué)仿真。

圖3：SEMulator3D可識(shí)別3D結(jié)構(gòu)中的器件端口，并像TCAD中那樣仿真電學(xué)性能，但不需要進(jìn)行耗時(shí)的TCAD建模。

該軟件有助于識(shí)別3D結(jié)構(gòu)中的器件的端口和電極，并模擬器件的特性，如溫度、帶隙和電子／孔遷移率。該軟件允許手動(dòng)和自動(dòng)識(shí)別節(jié)點(diǎn)（一個(gè)或多個(gè)連接在一起的引腳），初始電壓或電流可以與選定節(jié)點(diǎn)的電壓掃描一起設(shè)置。

圖3中的電學(xué)仿真示例顯示了兩個(gè)柵極、兩個(gè)源、一個(gè)漏和一個(gè)襯底。工程師可以自由設(shè)置偏置電壓或初始電壓以及電壓掃描，如DRAM示例偏置電壓表所示。

然后，工程師可以使用該軟件自動(dòng)提取重要電學(xué)性能指標(biāo)，如一個(gè)電壓點(diǎn)上的閾值電壓 （Vth）、亞閾值擺幅 （SS）、漏致勢(shì)壘下降 （DIBL） 和開啟電流 （ION）。這些功能無需耗時(shí)和嚴(yán)格的TCAD建模即可實(shí)現(xiàn)，同時(shí)可以體現(xiàn)3D工藝變化對(duì)電學(xué)性能的影響。

物理結(jié)構(gòu)變化的影響

對(duì)由物理結(jié)構(gòu)改變?cè)斐傻挠绊懙难芯浚紫刃枰獧z查標(biāo)準(zhǔn)模型中的參數(shù)的設(shè)定，包括硬掩模CD／頂部CD、硅深度和氧化物深度。SEMulator3D使用以上參數(shù)構(gòu)建模型然后提取對(duì)應(yīng)的器件電學(xué)參數(shù)（包括Vt、ION、IOFF和亞閾值擺幅）（圖4，左側(cè)）。

圖4：研究標(biāo)準(zhǔn)模型（左側(cè)）的物理結(jié)構(gòu)變化的影響。使用SEMulator3D（右側(cè)）進(jìn)行的實(shí)驗(yàn)表明，氧化物深度和硅深度對(duì)CD變化的敏感性在20nm以上降低，而Vtsat敏感性在相同范圍內(nèi)增加。

本研究的目的是將圖4中的硬掩模CD以2 nm的增量從12 nm變化至30 nm，同時(shí)監(jiān)測(cè)其他結(jié)構(gòu)參數(shù)，包括硅深度和氧化物刻蝕。此變化是通過更改流程早期工藝步驟來實(shí)現(xiàn)的，并且下游工藝步驟對(duì)模型更改的響應(yīng)符合預(yù)測(cè)。

圖4（右側(cè)）顯示，硬掩模CD變化對(duì)柵極刻蝕具有非線性響應(yīng)。氧化物深度和頂部硅深度對(duì)較小CD的頂部CD很敏感，但在較大CD上趨于飽和。另一方面，當(dāng)CD高于20 nm標(biāo)準(zhǔn)值時(shí)，Vtsat值顯著增加。因此，SEMulator3D的指標(biāo)揭示了對(duì)單個(gè)物理結(jié)構(gòu)變化的各種響應(yīng)，有利于工程師研究物理結(jié)構(gòu)變化對(duì)所選參數(shù)造成的影響。

識(shí)別重要的工藝步驟

下一步DOE，包括蒙特卡羅變異性研究，以確定重要的工藝步驟（圖5）。在參數(shù)變化研究中，采用了蒙特卡羅方法對(duì)DRAM字線 （WL） 深度進(jìn)行變化。

圖5：SEMulator3D利用數(shù)百甚至數(shù)千次DOE試驗(yàn)，使用回歸分析來識(shí)別對(duì)特定指標(biāo)有顯著影響的關(guān)鍵工藝參數(shù)。

WL工藝參數(shù)值是通過基于平均值或標(biāo)準(zhǔn)值和標(biāo)準(zhǔn)差的高斯分布隨機(jī)設(shè)置的。演示中選擇了50個(gè)實(shí)驗(yàn)。然而，通常至少需要100個(gè)實(shí)驗(yàn)才能獲得有意義的研究。

DOE的結(jié)果如圖6所示。DOE運(yùn)行時(shí)，閾值電壓Vt在0．4837 V和0．5031 V之間變化。SEMulator3D的回歸分析有助于識(shí)別對(duì)閾值電壓影響顯著的5個(gè)參數(shù)，這些參數(shù)的p值小于0．5，不支持原假設(shè)。注意，第一個(gè)參數(shù)（截距）被排除在本討論之外，因?yàn)樗冀K是列表的一部分。

圖6：工程師可以在SEMulator3D中分析任何量測(cè)結(jié)果，以識(shí)別重要參數(shù)，極端情況如上圖所示（紅色圈出）。

有待進(jìn)一步研究的五個(gè)最重要的因素是：

●柵極介電層厚度（最重要的參數(shù)）

●字線刻蝕深度和側(cè)墻厚度的交叉項(xiàng)

●芯軸刻蝕深度和柵極厚度的交叉項(xiàng)

●間隔氧化物厚度和拋光深度的交叉項(xiàng)，以及

●柵極介電厚度和側(cè)墻厚度的交叉項(xiàng)。

線性回歸曲線的R方值 （r2） 為0．97882，說明模型與數(shù)據(jù)吻合較好。柵極氧化層厚度與Vth圖顯示出很強(qiáng)的相關(guān)性，而芯棒間隔厚度與Vth圖則沒有相關(guān)性，因此可以認(rèn)為它不是一個(gè)重要參數(shù)。

DOE的結(jié)果還可以幫助識(shí)別一些特殊情況，例如規(guī)格下限 （LSL） 到規(guī)格上限 （USL） 范圍之外的Vth，使工程師可以仔細(xì)檢查況并找到造成這種結(jié)果的工藝條件。

工藝優(yōu)化

為了從不同的角度進(jìn)行優(yōu)化，我們可以將電學(xué)性能作為研究的目標(biāo)?？梢允褂秒妼W(xué)性能參數(shù)目標(biāo)值作為工藝步驟優(yōu)化的目標(biāo)。每個(gè)工藝步驟參數(shù)都可以改變，以尋找滿足電氣性能的條件。

根據(jù)所使用的制造設(shè)備，在軟件中定義了每個(gè)刻蝕行為的允許范圍。因此，可以根據(jù)材料的刻蝕選擇比、橫向比、聚合／錐度、濺射和離子通量分布等參數(shù)來定義刻蝕行為。利用DOE確定的重要輸入?yún)?shù)，輸入電學(xué)性能指標(biāo)。

SEMulator3D采用直接優(yōu)化的方法，以確定WL刻蝕工藝中最佳刻蝕步驟行為的工藝參數(shù)，以滿足電學(xué)性能目標(biāo)。校準(zhǔn)工藝建議包括氧化層，硅和氮化層的刻蝕選擇比、氧化層和硅的刻蝕角度和選擇比等參數(shù)。

根據(jù)這些結(jié)果，可以通過工藝研究驗(yàn)證是否存在滿足條件的電學(xué)性能，或者在此范圍內(nèi)是否無法實(shí)現(xiàn)特定的電學(xué)性能。

虛擬工藝節(jié)省了成本和時(shí)間

由于工藝假設(shè)是在開發(fā)早期甚至在硬件實(shí)現(xiàn)之前完成的，因此虛擬工藝無需制造真正的晶圓，即可驗(yàn)證這些假設(shè)，節(jié)省了時(shí)間和費(fèi)用。

該DRAM案例研究表明，通過在虛擬環(huán)境中執(zhí)行大量的DOE和工藝變化研究，可以消除不相關(guān)DOE路徑的時(shí)間和成本，并快速實(shí)現(xiàn)性能和良率目標(biāo)，從而加快產(chǎn)品上市時(shí)間。