0 引言

    隨著電子技術(shù)的迅猛發(fā)展，對半導(dǎo)體芯片的小型化、高性能、輕量化和低成本的需求愈發(fā)迫切。系統(tǒng)級封裝（System in Package，SiP）技術(shù)是將不同功能的芯片在外殼內(nèi)進行多種形式的組合安裝，從而構(gòu)成完整系統(tǒng)的封裝技術(shù)。與PCB相比，SiP具有重量輕、系統(tǒng)體積小、系統(tǒng)開發(fā)成本低、研制周期短及可靠性高等特點。

1 系統(tǒng)的總體設(shè)計

1.1 產(chǎn)品功能概述

    微系統(tǒng)的電路功能框圖如圖1所示。該系統(tǒng)以FPGA和ARM為核心，ARM作為系統(tǒng)的控制單元，完成整個系統(tǒng)的AD采集，完成SRAM的控制，實現(xiàn)了16路數(shù)字量輸入輸出及2路RS-485總線。FPGA作為系統(tǒng)的橋接單元，實現(xiàn)了16路數(shù)字量輸入輸出，1路RS-485總線及1路校時模塊等。與常規(guī)系統(tǒng)不同，SiP系統(tǒng)級封裝設(shè)計選用的所有器件均為裸芯片，在該系統(tǒng)設(shè)計中，ARM處理器采用的是ST公司的STM32F103ZE，F(xiàn)PGA選用APA600，系統(tǒng)的SRAM、PROM、AD及接口電壓轉(zhuǎn)換均采用相應(yīng)裸芯片。該微系統(tǒng)的封裝形式為CQFP208。并且該微系統(tǒng)所有功能信號，如ARM下載、FPGA下載、電源信號均已引入到CQFP208的引腳上，在設(shè)計中芯片預(yù)留了ARM和FPGA的通用I/O管腳，可實現(xiàn)對微系統(tǒng)的充分利用。

1.2 ARM電路

    微系統(tǒng)采用STM32F103ZE作為系統(tǒng)的主控單元，STM32F103ZE以Cortex-M3為內(nèi)核，具有512 KB的閃存存儲器，通用的DMA通道，支持很多通用接口。根據(jù)需要，將2路RS-485總線、USB/CAN復(fù)用總線及16路IO通道引到了SiP的外部管腳上。ARM和FPGA的數(shù)據(jù)交換采用串行通信的方式進行。

1.3 模擬量輸入電路

    微系統(tǒng)具有8路模擬信號采集功能，可實現(xiàn)0～10 V內(nèi)信號采集，且可同時對8路模擬信號采集，信號經(jīng)過跟隨處理，最終被微系統(tǒng)中的ARM識別。實現(xiàn)框圖如圖2所示。

1.4 SRAM電路

    微系統(tǒng)中采用的SRAM，左右兩個讀寫端口各自具有獨立的讀寫控制信號，SRAM的左端口由微系統(tǒng)中ARM控制，右側(cè)端口通過電平轉(zhuǎn)換電路，由外部系統(tǒng)進行控制。

    結(jié)構(gòu)框圖如圖3所示。

1.5 結(jié)構(gòu)設(shè)計方案

    微系統(tǒng)采用中電13所的多層氧化鋁高溫共燒陶瓷（HTCC）外殼制造工藝，設(shè)計上下兩個獨立腔體，引線采用四面扇出（QFP208）方式，封裝外形尺寸如圖4所示。

    微系統(tǒng)最終采用10層氧化鋁高溫共燒陶瓷技術(shù)，將封裝外殼設(shè)計為上下兩個獨立腔體，采用微組裝工藝進行了封裝。

    按照功能模塊劃分，上腔體內(nèi)部集成FPGA、E2PROM、485總線芯片、電平轉(zhuǎn)換芯片，下腔體集成ARM、SRAM、485總線芯片、電平轉(zhuǎn)換芯片、AD模塊。ARM和FPGA間采用內(nèi)部走線互聯(lián)。模塊內(nèi)部采用芯片均為裸芯片。

2 SiP產(chǎn)品實現(xiàn)

    微系統(tǒng)產(chǎn)品的實現(xiàn)框圖如圖5所示，首先采用SiP技術(shù)對由裸芯片組成的微系統(tǒng)進行設(shè)計，根據(jù)SiP輸出的生產(chǎn)文件，投產(chǎn)陶瓷外殼，最后進行組裝、封裝。

2.1 SiP產(chǎn)品設(shè)計

    SiP設(shè)計主要包括建立中心庫、原理圖設(shè)計、工藝參數(shù)設(shè)置、裸芯片布局、引線鍵合、布線、輸出生產(chǎn)文件、工藝設(shè)計等。

    中心庫：是SiP設(shè)計的基礎(chǔ)資源，需要根據(jù)裸芯片上die pad和成品芯片的對應(yīng)關(guān)系建立。

    布局：SiP布局是三維設(shè)計，在本產(chǎn)品中主要用到了平鋪模式和上下雙腔體模式。

    引線鍵合（wire bonding）：是通過金絲鍵合的方式將裸芯片的die pad與陶瓷基板上的bonding pad連接起來。引線鍵合的合理性和準(zhǔn)確性決定了產(chǎn)品的組裝難度、良品率、可靠性。die pad是芯片廠家定義的，很多時候是集成度較高的芯片，廠家不提供裸芯片上die pad和成品芯片的管腳對應(yīng)關(guān)系，需要根據(jù)成品芯片的X光照片，編輯die pad和die pin關(guān)系表。bonding pad和boning wire需要設(shè)計者根據(jù)工藝水平進行設(shè)計。

    布線：本產(chǎn)品采用中電13所的HTCC工藝要求進行布線，主要工藝流程包括生瓷帶制備、打孔、填孔、圖形印刷、疊片、層壓、排膠、燒結(jié)、電鍍等幾十道生產(chǎn)工序。

    組裝工藝流程主要包括外殼清洗、芯片粘接、引線鍵合、激光打標(biāo)密封等。

    產(chǎn)品的3D視圖如圖6所示。

2.2 產(chǎn)品工藝兼容性設(shè)計

    雙腔體陶瓷結(jié)構(gòu)封裝的電路組裝，在組裝時考慮雙面組裝順序、多種焊接/粘接工藝、自動/手動金絲鍵合等，需遵循工藝溫度遞減原則，避免焊點重熔導(dǎo)致質(zhì)量隱患。組裝過程涉及到清洗、導(dǎo)電膠粘接、絕緣膠粘接、再流焊、金絲鍵合、平行縫焊等多種微組裝工藝，按照元器件在模塊上下腔的設(shè)計布局位置，先進行上腔體的組裝，再進行下腔體的組裝。上腔體芯片粘接采用溫度較高的導(dǎo)電膠，固化溫度比較高，下腔體的組裝溫度相對上腔體固化溫度稍低，選用溫度較低的錫鉛焊料和粘接膠，達到上下腔體組裝工藝的兼容性。同時為提高金絲鍵合可靠性，避免金絲鍵合點經(jīng)受高溫沖擊，在上下腔體內(nèi)芯片粘接固化后，再開展上下腔體內(nèi)芯片的金絲鍵合。

2.3 產(chǎn)品組裝

    電路微組裝后實物照片如圖7、圖8所示，解決了產(chǎn)品組裝密度大、空間尺寸小、工藝復(fù)雜的難題。電性能指標(biāo)滿足用戶使用要求。

3 結(jié)論

    SiP技術(shù)是實現(xiàn)高密度系統(tǒng)集成的重要途徑之一，能夠滿足航天設(shè)備對系統(tǒng)集成電路空間尺寸和功能集成的要求，結(jié)合現(xiàn)有成熟的微組裝工藝，實現(xiàn)了電子產(chǎn)品的輕小型化、高度集成化，研制出的產(chǎn)品可靠性滿足軍用等級要求。

參考文獻

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作者信息:

王福鑫，國鳳娟，牛玉成，詹興龍

（山東航天電子技術(shù)研究所，山東 煙臺264003）