持續(xù)同時(shí)朝多面向快速進(jìn)展的晶圓代工大廠臺(tái)積電(TSMC)，于美國(guó)矽谷舉行的年度技術(shù)研討會(huì)上宣布其7納米制程進(jìn)入量產(chǎn)，并將有一個(gè)采用極紫外光微影( EUV)的版本于明年初量產(chǎn)；此物該公司也透露了5納米節(jié)點(diǎn)的首個(gè)時(shí)間表，以及數(shù)種新的封裝技術(shù)選項(xiàng)。

臺(tái)積電也繼續(xù)將低功耗、低泄漏電流制程技術(shù)往更主流的22/12納米節(jié)點(diǎn)推進(jìn)，提供多種特殊制程以及一系列嵌入式記憶體選項(xiàng)；在此同時(shí)該公司也積極探索未來(lái)的晶體管結(jié)構(gòu)與材料。整體看來(lái)，這家臺(tái)灣晶圓代工龍頭預(yù)計(jì)今年可生產(chǎn)1,200萬(wàn)片晶圓，研發(fā)與資本支出都有所增加；臺(tái)積電也將于今年開始在中國(guó)南京的據(jù)點(diǎn)生產(chǎn)16納米FinFET制程芯片。

唯一的壞消息是，臺(tái)積電的新制程節(jié)點(diǎn)是不完全步驟，因此帶來(lái)的優(yōu)勢(shì)也越來(lái)越薄；而新的常態(tài)是當(dāng)性能增加，功耗下降幅度通常在10~20%左右，這使得新的封裝技術(shù)與特殊制程重要性越來(lái)越高。

臺(tái)積電已經(jīng)開始量產(chǎn)的7納米制程，預(yù)期今年將有50個(gè)以上的設(shè)計(jì)案投片(tap out)，包括CPU、GPU、AI加速器芯片、加密貨幣采礦ASIC、網(wǎng)路芯片、游戲機(jī)芯片、 5G芯片以及車用IC。該制程節(jié)點(diǎn)與兩個(gè)世代前的16FF+制程相較，能提供35%的速度提升或節(jié)省65%耗電，閘極密度則能提升三倍。

將采用EUV微影的N7+節(jié)點(diǎn)，則能將閘極密度再提升20%、功耗再降10%，不過(guò)在速度上顯然沒(méi)有提升──而且這些進(jìn)展需要使用新的標(biāo)準(zhǔn)單元(standard cells)。臺(tái)積電已經(jīng)將所謂的N7+節(jié)點(diǎn)基礎(chǔ)IP進(jìn)行矽驗(yàn)證，不過(guò)數(shù)個(gè)關(guān)鍵功能區(qū)塊還得等到今年底或明年初才能準(zhǔn)備就緒，包括28-112G serdes、嵌入式FPGA、HBM2與DDR 5介面。

臺(tái)積電研究發(fā)展/設(shè)計(jì)暨技術(shù)平臺(tái)副總經(jīng)理侯永清(Cliff Hou)預(yù)期，該EUV制程在布局IP方面需要多花10%~20%的力氣：「我們開發(fā)了一種實(shí)用方法以漸進(jìn)方式來(lái)轉(zhuǎn)移IP。 」他表示，經(jīng)過(guò)完整認(rèn)證的N7+節(jié)點(diǎn)EDA流程將在8月份完成；在此同時(shí)，該節(jié)點(diǎn)的256Mbit測(cè)試SRAM良率已經(jīng)與初期版本的7納米節(jié)點(diǎn)相當(dāng)。

展望未來(lái)，臺(tái)積電預(yù)計(jì)在2019上半年展開5納米制程風(fēng)險(xiǎn)試產(chǎn)，鎖定手機(jī)與高性能運(yùn)算芯片應(yīng)用；相較于第一版不采用EUV的7納米制程，5納米節(jié)點(diǎn)的密度號(hào)稱可達(dá)1.8倍，不過(guò)功耗預(yù)期只降低20%、速度約增加15%，采用極低閾值電壓(Extremely Low Threshold Voltage， ELTV)技術(shù)則或許能提升25%；臺(tái)積電并未提供ELTV技術(shù)的細(xì)節(jié)。

EUV功率水準(zhǔn)順利朝明年初量產(chǎn)發(fā)展

「沒(méi)有EUV，他們就無(wú)法提供與過(guò)去節(jié)點(diǎn)相同的微縮優(yōu)勢(shì)；」市場(chǎng)研究機(jī)構(gòu)The Linley Group的分析師Mike Demler表示：「如果你看N7+制程，號(hào)稱比N7制程再微縮20%，因此EUV還是更接近傳統(tǒng)摩爾定律(Moore's Law)微縮水準(zhǔn)所需的，而N7到N5節(jié)點(diǎn)的微縮效果只會(huì)更糟?！?/p>

臺(tái)積電顯然擁有能在明年初以EUV微影進(jìn)行量產(chǎn)的好運(yùn)氣，該公司擁有的系統(tǒng)在4月份以250W維持生產(chǎn)數(shù)周，預(yù)期明年可達(dá)到300W，這是大量生產(chǎn)所需的功率水準(zhǔn)。不過(guò)要維持每日平均145W的功率，臺(tái)積電還需要加把勁；對(duì)此該公司研究發(fā)展/技術(shù)發(fā)展資深副總經(jīng)理米玉杰(YJ Mii)表示：「生產(chǎn)量正朝向滿足量產(chǎn)所需發(fā)展?！?/p>

除了透露在功率以及生產(chǎn)量方面的顯著進(jìn)步，米玉杰表示，盡管仍超出三分之一，光阻劑量(resist dosage)的減少幅度也朝著該公司在2019年第一季量產(chǎn)的目標(biāo)邁進(jìn)；此外EUV光源的光罩護(hù)膜(protective pellicle的穿透率目前達(dá)到83%，明年應(yīng)該可以達(dá)到90%。

米玉杰以數(shù)個(gè)案例為證明，表示EUV持續(xù)提供比浸潤(rùn)式步進(jìn)機(jī)更佳的關(guān)鍵尺寸(critical dimensions)均勻度；臺(tái)積電預(yù)期會(huì)同時(shí)在N7+以及5納米節(jié)點(diǎn)的多個(gè)層采用EUV，并積極安裝ASML的NXE3400微影設(shè)備。

看來(lái)臺(tái)積電的EUV量產(chǎn)計(jì)畫與三星(Samsung)的量產(chǎn)時(shí)程差距在六個(gè)月之內(nèi)，后者表示將于今年導(dǎo)入量產(chǎn)，更多相關(guān)訊息可望在本月稍晚三星自家活動(dòng)上曝光。而臺(tái)積電與三星的EUV量產(chǎn)時(shí)程差距，看來(lái)并不足以讓Apple或Qualcomm等大客戶更換代工伙伴；市場(chǎng)研究機(jī)構(gòu)VLSI Research執(zhí)行長(zhǎng)G. Dan Hutcheson表示，只有幾個(gè)月的領(lǐng)先在長(zhǎng)期看來(lái)是微不足道。

仍在萌芽階段的臺(tái)積電5納米節(jié)點(diǎn)，則預(yù)計(jì)在6月份釋出0.5版的EDA流程，以及在7月份推出0.5版的設(shè)計(jì)工具套件；該節(jié)點(diǎn)還有許多IP功能區(qū)塊要到明年才會(huì)完成驗(yàn)證，包括PCIe 4.0、DDR 4以及USB 3.1介面。

臺(tái)積電的目標(biāo)是在2019年讓10/7納米節(jié)點(diǎn)產(chǎn)量增加三倍，達(dá)到一年110萬(wàn)片晶圓；該公司的Fab 18已經(jīng)在臺(tái)灣的臺(tái)南科學(xué)園區(qū)興建中，預(yù)計(jì)在2020年開始5納米制程量產(chǎn)。

多種封裝技術(shù)選項(xiàng)

臺(tái)積電已經(jīng)為GPU與其他處理器打造CoWoS 2.5D封裝技術(shù)，還有智慧型手機(jī)芯片適用的晶圓級(jí)扇出式封裝InFO，除了繼續(xù)推廣這兩種技術(shù)，該公司還將添加其他新技術(shù)選項(xiàng)。

從明年初開始，CoWoS技術(shù)將提供具備倍縮光罩(reticle)兩倍尺寸的矽中介層選項(xiàng)，以因應(yīng)該領(lǐng)域的需求；而具備130微米凸塊間距的版本則將在今年通過(guò)品質(zhì)認(rèn)證。InFO技術(shù)則會(huì)有四種衍生技術(shù)，其中記憶體基板應(yīng)用的InFO-MS，將在1x倍縮光罩的基板上封裝SoC與HBM，具備2x2微米的重分布層(redistribution layer)，將在9月通過(guò)驗(yàn)證。

InFO-oS則擁有與DRAM更匹配的背向RDL間距，而且已經(jīng)準(zhǔn)備就緒；一種名為MUST的多堆疊選項(xiàng)，將1~2顆芯片放在另一顆比較大的芯片頂部，然后以位于堆疊底部的矽中介層來(lái)連結(jié)。最后還有一種InFO-AIP就是封裝天線(antenna-in-package)技術(shù)，號(hào)稱外觀尺寸可縮小10%，天線增益則提高40%，鎖定5G基頻芯片的前端模組應(yīng)用等設(shè)計(jì)。

市場(chǎng)研究機(jī)構(gòu)TechSearch International總裁暨資深封裝技術(shù)分析師Jan Vardaman表示：「InFO是重要的平臺(tái)，臺(tái)積電的以PoP形式整合記憶體與基頻/數(shù)據(jù)機(jī)的InFO封裝令人印象深刻──高度較低、尺寸較小而且性能更佳；基板上InFO技術(shù)則會(huì)在市場(chǎng)上大受歡迎，因?yàn)?微米線寬與間距適合多種應(yīng)用。」

不只如此，臺(tái)積電還發(fā)表兩種全新的封裝技術(shù)選項(xiàng)。其中在4月底問(wèn)世的WoW (wafer-on-wafer)封裝直接以打線堆疊三顆裸晶，不過(guò)使用者還需要確定其EDA流程是否支援這種打線(bonding)技術(shù)；該技術(shù)還將在6月推出支援EMI的版本。

最后臺(tái)積電還大略描述了一種被稱為「整合芯片系統(tǒng)」(system-on-integrated-chips，SoICs)的技術(shù)，采用10納米以下的互連來(lái)連結(jié)兩顆裸晶，但技術(shù)細(xì)節(jié)還要到明年才會(huì)透露；該技術(shù)鎖定的應(yīng)用從行動(dòng)通訊到高性能運(yùn)算，而且能連結(jié)采用不同制程節(jié)點(diǎn)生產(chǎn)的裸晶，看來(lái)是某種形式的系統(tǒng)級(jí)封裝(SiP)。

一位分析師在臺(tái)積電技術(shù)研討會(huì)的休息時(shí)間表示：「日月光(ASE)一直是封裝技術(shù)領(lǐng)域的領(lǐng)導(dǎo)者，但現(xiàn)在我得說(shuō)臺(tái)積電才是?！古_(tái)積電的動(dòng)機(jī)很明顯，隨著CMOS制程微縮的優(yōu)勢(shì)漸退，封裝技術(shù)能有助于性能表現(xiàn)，一部份是透過(guò)更快的記憶體存取。

在過(guò)去幾年，擁有三種后段制程生產(chǎn)線的臺(tái)積電拿到了Apple的大訂單，部份是因?yàn)镮nFO與Xilinx還有Nvidia，也有部份是因?yàn)镃oWoS。而The Linley Groupe的Demler表示，新的封裝技術(shù)選項(xiàng)「看來(lái)是在摩爾定律終結(jié)之后具備長(zhǎng)期潛力的替代方案，但成本相當(dāng)昂貴，也仍有許多問(wèn)題待克服?！?/p>

填滿主流制程選項(xiàng)

臺(tái)積電有超過(guò)三分之一的營(yíng)收來(lái)自于28納米以上節(jié)點(diǎn)，因此該公司除了提及在特殊制程方面的進(jìn)展，也有比尖端制程舊一至兩個(gè)世代的制程節(jié)點(diǎn)新進(jìn)展。

舉例來(lái)說(shuō)，臺(tái)積電正在開發(fā)22納米平面制程與12納米FinFET制程的超低功耗與超低漏電版本，號(hào)稱能與Globalfoundries和Samsung的FD-SOI制程分庭抗禮。新版本的22納米制程采用28納米設(shè)計(jì)規(guī)則，提供10%的光學(xué)微縮(optical shrink)與速度增益，或者能降低20%功耗；該制程與相關(guān)IP將于今年底準(zhǔn)備就緒，鎖定先進(jìn)MCU 、物聯(lián)網(wǎng)與5G毫米波芯片等應(yīng)用。

12納米版本的低功耗/低漏電制程則采用FinFET架構(gòu)以及更小巧的單元庫(kù)(cell libraries)，可提供比臺(tái)積電16FFC 制程高16%的速度，高速Serdes等少數(shù)幾個(gè)IP則要到明年才問(wèn)世。

記憶體方面，40納米的電阻式RAM已經(jīng)準(zhǔn)備好取代物聯(lián)網(wǎng)芯片中的快閃記憶體，只需要添加兩層光罩，并支援10年的儲(chǔ)存時(shí)間以及1萬(wàn)次讀寫周期。將于今年問(wèn)世的22納米嵌入式MRAM支援高于快閃記憶體的速度與更長(zhǎng)的儲(chǔ)存期限，鎖定汽車、手機(jī)、高性能運(yùn)算等設(shè)計(jì)；該技術(shù)到目前為止號(hào)稱在測(cè)試芯片上皆具備高良率。

此外，臺(tái)積電也提供小型化的微機(jī)電系統(tǒng)(MEMS)制程，預(yù)期在今年秋天可提供整合10V與650V驅(qū)動(dòng)器的矽基氮化鎵(GaN-on-silicon)制程，明年則可完成蜂巢式通訊功率放大器采用的100V D-HEMT制程驗(yàn)證。

臺(tái)積電也具備車用16FFC制程的經(jīng)驗(yàn)證EDA流程以及IP，計(jì)畫今年底可提供7納米車用制程，將于2019年第二級(jí)通過(guò)完整認(rèn)證。

中國(guó)市場(chǎng)與晶體管研發(fā)進(jìn)展

除了宣布其位于中國(guó)南京的晶圓廠比預(yù)期提早數(shù)個(gè)月展開16納米FinFET制程生產(chǎn)，臺(tái)積電也透露了長(zhǎng)期研發(fā)計(jì)畫，以及在制程自動(dòng)化方面采用機(jī)器學(xué)習(xí)的進(jìn)度。

臺(tái)積電南京廠的第一階段建筑包括媲美Apple美國(guó)新總部但規(guī)模沒(méi)那么大、外觀像太空船的員工餐廳以及管狀的辦公大樓，以及月產(chǎn)量2萬(wàn)片晶圓的廠房；而該廠區(qū)若完成所有建設(shè)，月產(chǎn)量最高可達(dá)到8萬(wàn)片晶圓。

臺(tái)積電南京廠外觀設(shè)計(jì)圖

（來(lái)源：EE Times）

在此同時(shí)，臺(tái)積電的研究員在適合2納米以下制程節(jié)點(diǎn)應(yīng)用的下一代晶體管所需之堆疊納米線(nanowires)、納米片(nanosheets)設(shè)計(jì)上取得了進(jìn)展，號(hào)稱能支援比FinFET更佳的靜電(electrostatics)特性，而且可以藉由調(diào)整元件寬度達(dá)到功耗與性能的最佳化。

臺(tái)積電認(rèn)為鍺(germanium)是具備潛力的矽替代材料，因?yàn)樵谙嗤俣认鹿妮^低；該公司已經(jīng)在與CMOS相容之介電質(zhì)中利用該材料，達(dá)到了創(chuàng)紀(jì)錄的低接觸電阻。臺(tái)積電也正在研究各種2D后段材料，包括具備原子級(jí)光滑表面的二硫化鉬(molybdenum disulfide)。

此外臺(tái)積電也在實(shí)驗(yàn)新方法來(lái)放大銅晶粒(copper grain)，以降低互連中的電阻；并正在研發(fā)選擇性介電質(zhì)上介電質(zhì)(selective dielectric-on-dielectric)沉積制程，以實(shí)現(xiàn)銅通孔的(vias)的自動(dòng)對(duì)準(zhǔn)(self-aligning)。

在記憶體技術(shù)方面，22納米以下節(jié)點(diǎn)應(yīng)用的嵌入式MRAM技術(shù)是重點(diǎn)研發(fā)項(xiàng)目之一，有可能具備替代性磁結(jié)構(gòu)；在40納米以下電阻式隨機(jī)存取記憶體(ReRAM)部份，高密度的縱橫閂(crossbar)被視為具能源效益的方案，特別是應(yīng)用于AI加速度芯片。

在制程自動(dòng)化部份，臺(tái)積電正采用機(jī)器學(xué)習(xí)技術(shù)系統(tǒng)化分析大量晶圓制程資料，并已經(jīng)針對(duì)特定工具與產(chǎn)品調(diào)整了制程參數(shù)(recipe)；此外該公司也針對(duì)制程變異進(jìn)行追蹤與分類，以實(shí)現(xiàn)找出工具、制程或材料中問(wèn)題所在的自動(dòng)化。

臺(tái)積電擁有具備超過(guò)5萬(wàn)種制程參數(shù)與上千萬(wàn)制程管制圖(control charts)的資料庫(kù)，不過(guò)該公司將如何把機(jī)器學(xué)習(xí)運(yùn)用于自動(dòng)化任務(wù)，以及將運(yùn)用于何種產(chǎn)品線上，目前并不清楚──毫無(wú)疑問(wèn)，仍有某項(xiàng)工作正在進(jìn)行中，或許其中也有一些不為外人道的秘方。