0 引言

    高頻地波雷達(dá)利用高頻電磁波沿高電導(dǎo)率海水表面的繞射特性，實(shí)現(xiàn)對(duì)海洋狀態(tài)環(huán)境（如風(fēng)、浪、流等海洋動(dòng)力學(xué)參數(shù)）和海面移動(dòng)目標(biāo)的超視距探測(cè)^[1]。接收機(jī)是雷達(dá)系統(tǒng)的核心組件，直接影響雷達(dá)系統(tǒng)的總體技術(shù)指標(biāo)。傳統(tǒng)高頻地波雷達(dá)接收機(jī)常采用高中頻結(jié)構(gòu)，通過(guò)模擬前端來(lái)實(shí)現(xiàn)對(duì)接收信號(hào)的放大、濾波、混頻和中頻輸出等。隨著軟件無(wú)線電技術(shù)與超大規(guī)模集成電路的迅速發(fā)展，接收機(jī)的全數(shù)字化已成為一種趨勢(shì)^[2]。全數(shù)字接收機(jī)通過(guò)對(duì)接收天線所收到的回波信號(hào)進(jìn)行直接采樣后，后續(xù)的處理如信號(hào)的混頻、濾波、抽取等部分由數(shù)字下變頻(Digital Down-Converter，DDC)模塊來(lái)完成。全數(shù)字化接收機(jī)模擬前端設(shè)計(jì)大大簡(jiǎn)化，在減小了設(shè)備的體積和復(fù)雜度的同時(shí)，也有利于提高系統(tǒng)的通道一致性，相對(duì)于傳統(tǒng)接收機(jī)，在系統(tǒng)的可靠性、穩(wěn)定性、平臺(tái)通用性等方面均具有明顯的優(yōu)勢(shì)。因此，目前高頻地波雷達(dá)接收機(jī)的設(shè)計(jì)逐漸開(kāi)始采用全數(shù)字化設(shè)計(jì)。

    DDC模塊作為接收機(jī)的一個(gè)關(guān)鍵部分，相對(duì)于單通道接收情況，雙頻多通道接收機(jī)DDC功能的實(shí)現(xiàn)要復(fù)雜得多。文獻(xiàn)[3]采用4個(gè)DDC模塊來(lái)實(shí)現(xiàn)同時(shí)雙頻段8通道DDC。利用可編程門(mén)陣列(Field Programmable Gate Array，F(xiàn)PGA)可較方便地實(shí)現(xiàn)單通道DDC，但該方案采用并行方式，每個(gè)通道單獨(dú)使用一個(gè)下變頻模塊，雖然實(shí)現(xiàn)起來(lái)簡(jiǎn)單，但會(huì)占用過(guò)多FPGA資源，而且會(huì)增加功耗。FPGA數(shù)控振蕩器(Numerical Controlled Oscillator，NCO)和有限沖擊響應(yīng)(Finite Impulse Response，F(xiàn)IR)濾波器的IP核都支持多通道時(shí)分復(fù)用功能^[4]，可借此完成多通道DDC。

    本文提出一種基于時(shí)分復(fù)用的思路完成雙頻8通道DDC設(shè)計(jì)的方法，仿真結(jié)果表明，基于該方法實(shí)現(xiàn)的DDC模塊在確保實(shí)現(xiàn)預(yù)期功能的同時(shí)，大大降低了FPGA開(kāi)銷，節(jié)省了系統(tǒng)資源。

1 DDC設(shè)計(jì)原理

    DDC模塊包括數(shù)字混頻器、NCO、抽取濾波3部分^[5]。單通道DDC一般結(jié)構(gòu)如圖1所示。NCO是信號(hào)產(chǎn)生器，產(chǎn)生混頻時(shí)正交本振信號(hào)cos(ω₀ n)與sin(ω₀ n)，其中ω₀為本振頻率。數(shù)字混頻器將接收的高速采樣信號(hào)x(n)分別與正交本振信號(hào)相乘，產(chǎn)生正交的I、Q兩路信號(hào)。 

    設(shè)輸入的離散解析信號(hào)為：

    抽取序列的頻譜是原始序列頻譜經(jīng)頻移和D倍展寬后D個(gè)頻譜疊加和。抽取信號(hào)經(jīng)濾波器濾波可以得到基帶信號(hào)，通常由設(shè)計(jì)合適的積分梳狀濾波器（Cascaded Integrator Comb，CIC）^[6]、半帶濾波器（Half Band，HB）^[7]、或FIR濾波器來(lái)完成，設(shè)計(jì)濾波器時(shí)需防止頻譜混疊。

2 多通道接收機(jī)DDC設(shè)計(jì)

2.1 接收機(jī)整體設(shè)計(jì)

    設(shè)計(jì)的高頻雷達(dá)數(shù)字接收機(jī)同時(shí)工作在高低兩個(gè)頻段，對(duì)應(yīng)兩個(gè)發(fā)射通道，8個(gè)接收通道。天線接收的信號(hào)首先經(jīng)過(guò)帶通濾波器，經(jīng)8通道模數(shù)轉(zhuǎn)換器（Analog-to-Digital Converter，ADC）采樣，采樣后的信號(hào)送至FPGA，完成數(shù)字下變頻和數(shù)據(jù)上傳。FPGA還完成發(fā)射波形的數(shù)字產(chǎn)生，數(shù)字信號(hào)經(jīng)兩通道的數(shù)模轉(zhuǎn)換器（Digital-to-Analog Converter，DAC）轉(zhuǎn)換成模擬信號(hào)，最后經(jīng)過(guò)帶通濾波器濾波送至發(fā)射機(jī)。

2.2 NCO

    NCO產(chǎn)生兩路正交線性調(diào)頻信號(hào)的同相分量和正交分量。接收端是高低頻段同時(shí)工作，混頻時(shí)需要兩個(gè)NCO，分別產(chǎn)生高低兩個(gè)頻段的兩路本振信號(hào)。NCO IP核支持多通道時(shí)分復(fù)用功能，用一個(gè)IP核即可。經(jīng)ADC轉(zhuǎn)換的信號(hào)數(shù)據(jù)率是48 MS/s，NCO產(chǎn)生的本振信號(hào)數(shù)據(jù)率也是48 MS/s，NCO IP核的工作時(shí)鐘定為96 MHz，通道數(shù)設(shè)為2。

2.3 數(shù)字混頻器

    采用正交混頻機(jī)制，正交混頻可避免實(shí)信號(hào)頻譜存在正負(fù)對(duì)稱頻率問(wèn)題^[8]，混頻時(shí)對(duì)高低頻段進(jìn)行時(shí)分復(fù)用，即單通道接收的高低兩個(gè)頻段信號(hào)在一個(gè)混頻器里進(jìn)行混頻，可減少一半混頻器的數(shù)目。混頻器輸入信號(hào)的數(shù)據(jù)率是48 MS/s，數(shù)字混頻器的工作頻率設(shè)為96 MHz。這樣每一通道經(jīng)混頻將高低頻段的信號(hào)分開(kāi)，采用正交混頻，會(huì)產(chǎn)生I、Q兩路信號(hào)，因此原來(lái)的每通道數(shù)據(jù)經(jīng)過(guò)混頻之后變成了4通道數(shù)據(jù)，抽取濾波的通道數(shù)變?yōu)?2。

2.4 抽取濾波器組

    正交混頻后通道數(shù)為32，每通道的數(shù)據(jù)率為48 MS/s，DDC之后進(jìn)行1 024點(diǎn)的快速傅里葉變換，發(fā)射波形周期是250 ms，則變換之前的數(shù)據(jù)率為1 K/250 ms=4 KS/S，故DDC抽取倍數(shù)為48(MS/S)/4(KS/S)=12 000。為實(shí)現(xiàn)12 000倍的抽取與濾波，我們?cè)O(shè)計(jì)了8級(jí)濾波器級(jí)聯(lián)方式的抽取濾波器組，如圖2所示，前四級(jí)使用HB濾波器，每級(jí)抽取2倍，第五級(jí)到第七級(jí)FIR濾波器抽取倍數(shù)均為5，最后一級(jí)FIR濾波器抽取倍數(shù)為6。具體來(lái)看，系統(tǒng)抽取濾波模塊的工作時(shí)鐘是144 MHz，針對(duì)HB1來(lái)說(shuō)，輸入HB1信號(hào)數(shù)據(jù)率為48 MS/S，它的時(shí)分復(fù)用因子M=3，要完成32通道的抽取濾波需要HB1數(shù)目為11，依次可以計(jì)算出每級(jí)濾波器的數(shù)目：6個(gè)HB2，3個(gè)HB3，2個(gè)HB4，LPF1、LPF2、LPF3、LPF4的數(shù)目都是1。

    各級(jí)濾波器的設(shè)計(jì)通過(guò)MATLAB的FDATool工具箱完成，相應(yīng)參數(shù)如表1所示。

3 TDM多通道DDC實(shí)現(xiàn)

    在Quartus里例化相應(yīng)IP核，搭建整個(gè)DDC模塊，模塊寄存器傳輸級(jí)（RTL）框圖如圖3所示。fmcw_gen模塊是數(shù)字本振模塊，產(chǎn)生高低兩個(gè)頻段正交混頻需要的本振信號(hào)；mixer模塊是數(shù)字混頻器模塊，實(shí)現(xiàn)8通道的數(shù)字混頻；ddc模塊是8級(jí)FIR濾波器構(gòu)成的抽取濾波模塊，完成32通道的抽取濾波功能。

4 結(jié)果分析

4.1 多通道DDC仿真結(jié)果

    多通道DDC仿真由Modelsim完成。由于調(diào)頻連續(xù)波周期為250 ms，在Modelsim里仿真起來(lái)耗時(shí)特別長(zhǎng)，仿真簡(jiǎn)化處理如下：用單一頻率的正弦波來(lái)代替線性調(diào)頻中斷連續(xù)波，8通道只仿真第一個(gè)通道，即只給第一個(gè)通道提供數(shù)據(jù)，其他通道輸入為零。

    仿真參數(shù)設(shè)定：低頻段本振信號(hào)7.53 MHz，高頻段信號(hào)11.56 MHz；混頻輸入的測(cè)試信號(hào)是11.560 4 MHz和7.529 9 MHz兩個(gè)正弦波的疊加。將Modelsim仿真的數(shù)據(jù)導(dǎo)入MATLAB做頻譜分析，結(jié)果如下。

    經(jīng)計(jì)算，混頻之后高頻段信號(hào)有4個(gè)頻率：f₁=400 Hz、f₂=4.031 MHz、f₃=19.159 MHz、f₄=23.124 MHz；低頻段信號(hào)有4個(gè)頻率：f₁=100 Hz、f₂=4.030 4 MHz、f₃=15.059 9 MHz、f₄=19.090 4 MHz。LPF4的通帶截止頻率是0.8 KHz，經(jīng)過(guò)LPF4輸出只有100 Hz和400 Hz的信號(hào)，圖4是LPF4的輸出結(jié)果，從圖中看到高頻段只有400 Hz的信號(hào)，低頻段只有100 Hz的信號(hào)，表明抽取濾波結(jié)果正確。

    LPF3的輸出，理論上高頻段只有400 Hz的信號(hào)，低頻段只有100 Hz的信號(hào)，仿真結(jié)果與理論值一致。由于篇幅限制這里未給出，其他濾波器的仿真結(jié)果也與理論值吻合，這里未一一列出。整體的仿真結(jié)果表明本文提出的多通道數(shù)字下變頻實(shí)現(xiàn)方法是可行的。

4.2 時(shí)分復(fù)用與并行單通道模式資源對(duì)比

    Quartus編譯工程可以查看時(shí)分復(fù)用和并行單通道（以后簡(jiǎn)稱并行模式）兩種模式下資源的使用情況。在并行模式下，僅計(jì)算后四級(jí)FIR濾波器對(duì)資源的使用情況，表2給出了時(shí)分復(fù)用方式與并行方式濾波器組FPGA資源的使用情況。

    時(shí)分復(fù)用情況下，雖使用了較多的HB1和HB2濾波器，但HB濾波器有一半的系數(shù)為零，比對(duì)稱FIR設(shè)計(jì)時(shí)的計(jì)算量少了一半，且HB濾波器階數(shù)不高，因此整體對(duì)FPGA資源消耗不大。后四級(jí)FIR濾波器雖然階數(shù)稍高，但每一級(jí)的濾波器數(shù)目都是1，對(duì)資源消耗少。整體上節(jié)省資源。從表中可看出并行方式下存儲(chǔ)塊的使用是時(shí)分復(fù)用方式的近12倍，結(jié)果表明采用時(shí)分復(fù)用濾波器組的方式可節(jié)省較多FPGA資源。

5 結(jié)論

    本文針對(duì)同時(shí)雙頻多通道全數(shù)字接收機(jī)，提出了一種比較節(jié)省FPGA資源的多通道DDC 實(shí)現(xiàn)方法，其核心是對(duì)NCO、混頻器及FIR濾波器IP核的時(shí)分復(fù)用，用一個(gè)濾波器組完成了32通道數(shù)據(jù)的抽取濾波處理，把數(shù)據(jù)的速率從48 MS/s降為4 kS/s。時(shí)分復(fù)用方式和傳統(tǒng)并行方式進(jìn)行DDC時(shí)FPGA資源使用情況對(duì)比分析表明，時(shí)分復(fù)用方式節(jié)省較多FPGA資源，是一種比較有效的設(shè)計(jì)。仿真結(jié)果表明，本文設(shè)計(jì)的DDC仿真結(jié)果與理論吻合。時(shí)分復(fù)用FIR濾波器IP核進(jìn)行多通道DDC是一種比較可取的方式，通道數(shù)繼續(xù)增加時(shí)，該方法仍然適用，可相應(yīng)提高IP核的工作時(shí)鐘頻率，增加IP核的通道數(shù)。這種方法會(huì)在多通道全數(shù)字接收機(jī)里得到比較廣泛的應(yīng)用。

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