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基于功率合成器的20 GHz CMOS功率放大器設(shè)計(jì)

2016年電子技術(shù)應(yīng)用第5期

李紅1，2，賀章擎3，徐元中3

1.湖北工業(yè)大學(xué) 計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院，湖北武漢430068； 2.華中科技大學(xué) 計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院，湖北武漢430074； 3.湖北工業(yè)大學(xué) 太陽(yáng)能高效利用湖北省協(xié)同創(chuàng)新中心，湖北武漢430068

摘要： 設(shè)計(jì)了一個(gè)工作頻率高達(dá)20 GHz、最高輸出功率23.4 dBm的CMOS功率放大器（PA），該P(yáng)A由兩級(jí)放大器組成，采用全差分Cascode電路結(jié)構(gòu)。PA的輸入、級(jí)間、輸出匹配網(wǎng)絡(luò)均采用片上變壓器實(shí)現(xiàn)，實(shí)現(xiàn)單端輸入、單端輸出，功率合成器用來(lái)提高PA的輸出信號(hào)擺幅。該P(yáng)A基于 TSMC 0.18 μm CMOS工藝模型進(jìn)行設(shè)計(jì)，采用Agilent ADS軟件進(jìn)行PA性能仿真和片上變壓器的設(shè)計(jì)，版圖仿真結(jié)果表明：在20 GHz頻段內(nèi)，PA的輸入、輸出完全匹配（S11=-13.85 dB、S22=-10.94 dB），小信號(hào)增益S21達(dá)到21.5 dB，芯片面積僅為0.56 mm2。

關(guān)鍵詞： CMOS 功率放大器變壓器功率合成

中圖分類號(hào)： TM277
文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.2016.05.011
中文引用格式： 李紅，賀章擎，徐元中. 基于功率合成器的20 GHz CMOS功率放大器設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2016，42(5)：39-41.
英文引用格式： Li Hong，He Zhangqing，Xu Yuanzhong. Design of 20 GHz CMOS power amplifier with power combiner[J].Application of Electronic Technique，2016，42(5)：39-41.

Design of 20 GHz CMOS power amplifier with power combiner

Li Hong1，2，He Zhangqing3，Xu Yuanzhong3

1.College of Computer Science and Technology，Hubei University of Technology，Wuhan 430068，China； 2.School of Computer Science and Technology，Huazhong University of Science and Technology，Wuhan 430074，China； 3.Hubei Collaborative Innovation Center for High-efficiency Utilization of Solar Energy，Hubei University of Technology， Wuhan 430068，China

Abstract： A CMOS power amplifier(PA) operating at 20 GHz with 23.4 dBm output power is presented in this paper. The PA consists of two fully differential cascode amplifiers. The input, inter-stage and output match networks are all realized by on-chip transformers, resulting in single input and output. Output power combiner is adopted to enhance the signal waveform amplitude. This PA including on-chip transformers is designed based on TSMC 0.18 μm CMOS model and simulated with Agilent ADS. Layout′s post-simulation results indicate the input and output are matched well(S11=-13.85 dB，S22=-10.94 dB)，and the S21 reaches 21.5 dB at 20 GHz，the chip area is only 0.56 mm2.

Key words : CMOS；power amplifier；transformer；power combining

0 引言

隨著人們對(duì)無(wú)線數(shù)據(jù)傳輸速率的要求越來(lái)越高，無(wú)線收發(fā)器的工作頻率需要相應(yīng)地上升，以實(shí)現(xiàn)寬帶高速通信網(wǎng)絡(luò)，如已成功應(yīng)用于智能手機(jī)的60 GHz收發(fā)器的短距離無(wú)線傳輸速率超過(guò)4 Gb/s。高頻毫米波無(wú)線收發(fā)器早期采用分立元件設(shè)計(jì)，具有難度大、成本昂貴和質(zhì)量大等缺陷，不適用于目前智能設(shè)備的應(yīng)用。

CMOS作為IC制作的主流工藝，常用于不同頻率范圍的無(wú)線收發(fā)器設(shè)計(jì)^[1]。頻率越高，收發(fā)器需要采用更小節(jié)點(diǎn)的CMOS工藝，0.18 μm節(jié)點(diǎn)處MOSFET管的最高工作頻率為53 GHz，65 nm MOSFET的最高工作頻率為250 GHz。CMOS工藝節(jié)點(diǎn)下降，MOSFET管可承受的交流電壓擺幅也相應(yīng)變小，對(duì)無(wú)線收發(fā)器中功率放大器(Power Amplifier，PA)的影響最大，因?yàn)镻A通常需要處理大信號(hào)，MOSFET管可承受電壓擺幅的大小決定了PA的輸出功率。所以，如何基于CMOS工藝設(shè)計(jì)一個(gè)高頻、高輸出功率的PA是一個(gè)難點(diǎn)。

本文基于TSMC 0.18 μm 1P6M CMOS工藝設(shè)計(jì)了一個(gè)工作頻率達(dá)到20 GHz的PA，該P(yáng)A采用全變壓器耦合的結(jié)構(gòu)，輸出端采用功率合成器實(shí)現(xiàn)兩路子PA的輸出信號(hào)相加，增大PA的輸出功率。版圖仿真結(jié)果表明，該P(yáng)A的輸出功率可達(dá)23.4 dBm，效率為20.1%，芯片面積僅為0.56 mm²。

1 20 GHz PA的電路結(jié)構(gòu)

本文所提出的PA電路如圖1所示，采用兩級(jí)放大器結(jié)構(gòu)，放大器均為全差分Cascode電路增大PA的增益，避免諧波信號(hào)的干擾。射頻信號(hào)經(jīng)過(guò)輸入變壓器耦合至驅(qū)動(dòng)級(jí)的輸入端，經(jīng)過(guò)放大后由級(jí)間功分器輸出4路信號(hào)至功放級(jí)，功放級(jí)放大后的信號(hào)輸入至功率合成器，最后輸出至負(fù)載RL。

輸入變壓器將單端信號(hào)轉(zhuǎn)為差分信號(hào)，驅(qū)動(dòng)級(jí)共源MOS管的柵端偏置電壓從變壓器的次級(jí)線圈接入；級(jí)間功分器將兩路輸入信號(hào)轉(zhuǎn)為四路差分信號(hào)輸出，變壓器的主線圈作為驅(qū)動(dòng)級(jí)電源電壓VDD_DA輸入節(jié)點(diǎn)，次級(jí)線圈作為功放級(jí)共源MOS管的柵端偏置電壓接入點(diǎn)；輸出功率合成器的作用與級(jí)間功分器正好相反，變壓器的主線圈作為功放級(jí)電源電壓VDD_PA輸入節(jié)點(diǎn)，考慮到功放級(jí)的電流較大，在設(shè)計(jì)功率合成器時(shí)需要重點(diǎn)考慮金屬耐流。下面詳細(xì)介紹以上無(wú)源器件的實(shí)現(xiàn)。

2 無(wú)源器件的設(shè)計(jì)

無(wú)源器件是20 GHz CMOS PA的關(guān)鍵模塊，其設(shè)計(jì)直接影響PA的性能，該P(yáng)A包括以下3個(gè)無(wú)源器件：輸入變壓器、級(jí)間功分器和輸出功率合成器。為了增加金屬耐流，變壓器、功分器和合成器均采用超厚頂層金屬M(fèi)6作為主線圈，金屬層M5作為次線圈，主、次線圈垂直堆疊，增加線圈間的耦合，同時(shí)減小器件尺寸，3個(gè)無(wú)源器件的面積分別為：100×174 μm²、150×120 μm²、150×400 μm²，如圖2所示。

圖3所示為應(yīng)用于20 GHz CMOS PA中的片上無(wú)源器件的效率仿真結(jié)果，可以看到，在20 GHz處，變壓器、功分器和合成器的效率分別為：89.1%、86.8%和84.1%。其中效率計(jì)算公式如式(1)所示^[2]：

3 20 GHz PA的版圖設(shè)計(jì)

圖4所示為20 GHz CMOS PA的版圖，面積為0.65×0.86 μm²，射頻輸入、輸出端均采用截距為100 μm的GSG(Ground-Signal-Ground)焊盤，其中射頻焊盤S采用高隔離度、低寄生電容的設(shè)計(jì)^[3]，降低片上損耗。MOSFET管的版圖也進(jìn)行了優(yōu)化設(shè)計(jì)，降低寄生電容和電阻，提高M(jìn)OSFET的性能。為了保證芯片充分接地，襯底接觸孔填充于空白處，電源、接地總線繞版圖四周，方便接線。

4 PA的仿真結(jié)果與分析

基于TSMC 0.18 μm 1P6M CMOS工藝模型對(duì)20 GHz PA進(jìn)行版圖仿真，結(jié)果如圖5~圖7所示。圖5所示為S參數(shù)的仿真結(jié)果，20 GHz處，S11=-13.85 dB、S12=-56.8 dB、S21=21.5 dB、S22=-10.94 dB。圖6所示為單聲大信號(hào)的仿真結(jié)果，掃描輸入功率范圍-30~10 dBm，20 GHz PA的最高輸出功率Psat為23.4 dBm，功率附加效率(Power Added Efficiency，PAE)為20.1%，輸出1 dB壓縮點(diǎn)20.43 dBm，功率增益為21.4 dB。圖7所示為PA的諧波分量，可以看到，所提電路結(jié)構(gòu)對(duì)諧波分量的抑制均大于40 dB，線性度滿足設(shè)計(jì)要求。

5 結(jié)束語(yǔ)

基于TSMC 0.18 μm 1P6M RFCMOS工藝設(shè)計(jì)了一個(gè)工作頻率為20 GHz的PA，采用變壓器耦合結(jié)構(gòu)實(shí)現(xiàn)射頻信號(hào)傳輸和阻抗匹配。高效率的片上無(wú)源器件優(yōu)化了PA的整體性能，功率合成器用以提高PA的輸出功率。所設(shè)計(jì)20 GHz CMOS PA的最高輸出功率可達(dá)23.4 dBm，20.1% PAE，芯片面積僅為0.56 mm²，可應(yīng)用于下一代無(wú)線移動(dòng)通信系統(tǒng)。

參考文獻(xiàn)

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