1.75 GHz多功能时钟扇出缓冲器设计
电子技术应用
俞阳，张镇，尤飞龙，冯敏，程主明，杨阳
中国电子科技集团公司第五十八研究所 射频与模拟电路研究室
摘要： 基于CMOS工艺设计了一款多功能时钟扇出缓冲器。该缓冲器内置可编程分频器和延时调整器，可4通道独立输出差分时钟，每个通道均可进行分频和延时调整，且都支持LVDS（最高1.75 GHz）、HSTL（最高1.75 GHz）和1.8 V CMOS（最高350 MHz）三种逻辑电平类型。经测试验证：1.75 GHz差分时钟输入/输出；每路输出均可以旁路该路分频器或者设置最高2048的整数分频比；每通道均可进行数字和模拟延时调整；宽带随机抖动<110 fs RMS；附加随机抖动39 fs RMS（典型值，12 kHz~20 MHz）。该时钟扇出缓冲器可满足数据转换器、时钟树等应用所需的低抖动要求，可广泛应用于无线电收发机和通信系统中。
中圖分類號：TN432 文獻標志碼：A DOI: 10.16157/j.issn.0258-7998.256700
中文引用格式： 俞陽，張鎮(zhèn)，尤飛龍，等. 1.75 GHz多功能時鐘扇出緩沖器設(shè)計[J]. 電子技術(shù)應用，2025，51(12)：39-43.
英文引用格式： Yu Yang，Zhang Zhen，You Feilong，et al. Design of 1.75 GHz multifunctional clock fanout buffer[J]. Application of Electronic Technique，2025，51(12)：39-43.
中文引用格式： 俞陽，張鎮(zhèn)，尤飛龍，等. 1.75 GHz多功能時鐘扇出緩沖器設(shè)計[J]. 電子技術(shù)應用，2025，51(12)：39-43.
英文引用格式： Yu Yang，Zhang Zhen，You Feilong，et al. Design of 1.75 GHz multifunctional clock fanout buffer[J]. Application of Electronic Technique，2025，51(12)：39-43.
Design of 1.75 GHz multifunctional clock fanout buffer
Yu Yang，Zhang Zhen，You Feilong，Feng Min，Cheng Zhuming，Yang Yang
RF and Analog Circuit Research Laboratory， The 58th Research Institute of China Electronics Technology Group Corporation
Abstract： A multifunctional clock fan out buffer was designed based on CMOS technology. The buffer is equipped with a programmable frequency divider and delay adjuster, which can independently output differential clocks in 4 channels. Each channel can be divided and delayed for adjustment, and all support three logic level types: LVDS (MAX 1.75 GHz), HSTL (MAX 1.75 GHz), and 1.8 V CMOS (MAX 350 MHz). The testing results show-that: 1.75 GHz differential clock input/output; each output can bypass the frequency divider or set an integer division ratio of up to 2 048; each channel can be adjusted for both digital and analog delay; broadband random jitter<110 fs RMS; additional random jitter of 39 fs RMS (typical value, 12 kHz~20 MHz). It can meet the low jitter requirements for applications such as data converters and clock trees, and can be widely used in wireless transceivers and communication systems.
Key words : clock fanout buffer；divider；delay adjust；additive jitter；CMOS
引言
隨著通信技術(shù)的不斷發(fā)展，對于信號處理、雷達、通信、電子對抗等大型電子系統(tǒng)來說，需要很多不同頻點和相同頻點的時鐘來保障系統(tǒng)的精準運行[1-6]。選擇集成度更高的時鐘芯片和時鐘扇出緩沖器可以有效降低系統(tǒng)成本，簡化電路設(shè)計。
本文提出了一種基于0.18 μm CMOS工藝的時鐘扇出緩沖器。該時鐘扇出緩沖器可提供1.75 GHz差分或單端時鐘輸入/輸出，10位可編程分頻控制器，4路差分輸出或8個CMOS輸出，附加的輸出抖動典型值為39 fs RMS（12 kHz~20 MHz），3種可編程邏輯電平輸出：LVDS、HSTL和CMOS。通過流片及測試驗證此款時鐘扇出緩沖器實現(xiàn)了分頻輸出、延遲調(diào)整、低抖動性能兼顧，可為高速ADC、DAC、FPGA等提供時鐘。
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作者信息：
俞陽，張鎮(zhèn)，尤飛龍，馮敏，程主明，楊陽
（中國電子科技集團公司第五十八研究所 射頻與模擬電路研究室，江蘇 無錫 214063）
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