0 引言

    隨著集成電路的制造工藝不斷高速發(fā)展，電子器件的特征尺寸進(jìn)入了納米時(shí)代，在未來(lái)的若干年之內(nèi)，特征尺寸會(huì)進(jìn)一步縮小，集成電路的規(guī)模將進(jìn)一步擴(kuò)大^[1-2]。微系統(tǒng)芯片的設(shè)計(jì)技術(shù)在近幾年得到了飛速發(fā)展，其規(guī)模已經(jīng)發(fā)展到了一定的程度，功能也比較強(qiáng)大。隨著集成電路工藝進(jìn)入納米時(shí)代，線寬和連線間距大大縮小，全局連線的延時(shí)會(huì)隨著工藝特征尺寸的下降而快速上升，這使得片上全局互連線路的可靠性惡化，并且相鄰互連線間的電容和電感耦合也對(duì)高速電路的通信產(chǎn)生了巨大的影響。SoC 己經(jīng)不能滿足幾十億晶體管的芯片需求，需要一種系統(tǒng)設(shè)計(jì)的架構(gòu)平臺(tái)，即片上網(wǎng)絡(luò)（Network-on-Chip，NoC）。NoC是一種新的系統(tǒng)芯片結(jié)構(gòu)，這種結(jié)構(gòu)能夠很好地解決SoC中的瓶頸問題^[3]。

    目前很多學(xué)者對(duì)NoC串?dāng)_進(jìn)行了相關(guān)研究，并建立了串?dāng)_模型。MA^[4]模型是由Michael Cuviello提出，這種模型是最常用也是最經(jīng)典的串?dāng)_模型，但MA模型只考慮了容性耦合。MT^[5]模型是由MH Tehranipou提出，這種模型是對(duì)MA模型的擴(kuò)張，并且同時(shí)考慮了容性耦合和感性耦合。MDSI 故障模型是由Sunghoon Chun提出，這種模型考慮了奇模傳輸和偶模傳輸對(duì)串?dāng)_的影響，該模型定義了一個(gè)影響因子α，根據(jù)α大小來(lái)確定串?dāng)_影響^[6]。HT^[7]模型是由張金林提出，這種模型在MA模型的基礎(chǔ)之上除去冗余項(xiàng)，而改進(jìn)的HT模型^[8]是由姜書艷提出，這種模型進(jìn)一步優(yōu)化了HT模型，使其更簡(jiǎn)潔。針對(duì)這些故障模型出現(xiàn)許多故障測(cè)試方法，其中最常用的測(cè)試方法是基于最大攻擊線模型測(cè)試方法MAF^[9]，基本思想是把一根傳輸線作為受害線，其他的傳輸線都作為攻擊線，然后測(cè)試受害線上的信號(hào)受干擾情況。這種測(cè)試方法具有良好的優(yōu)點(diǎn)，測(cè)試代碼簡(jiǎn)單并且能夠?qū)收线M(jìn)行100%測(cè)試。但這種測(cè)試方法需要大量的測(cè)試代碼，測(cè)試次數(shù)與傳輸線數(shù)目N有關(guān)，測(cè)試次數(shù)大，從而帶來(lái)很大的測(cè)試開銷。本文基于改進(jìn)的HT模型基礎(chǔ)之上提出一種測(cè)試方法只需要進(jìn)行3輪循環(huán)，測(cè)試18次即可達(dá)到測(cè)試目的，從而有效減小測(cè)試開銷。其次，根據(jù)改進(jìn)HT模型的故障特征設(shè)計(jì)了測(cè)試代碼生成電路，實(shí)驗(yàn)結(jié)果表明這種測(cè)試電路能夠滿足測(cè)試要求，并且具有很好的移植能力，可以用于其他故障模型的測(cè)試。

1 基于改進(jìn)的HT模型串?dāng)_測(cè)試方法

    一般串?dāng)_故障檢測(cè)方法是把一根傳輸線作為受害線，其他的傳輸線都作為攻擊線，然后測(cè)試受害線上的信號(hào)受干擾情況。例如，在改進(jìn)的HT模型中，假設(shè)有N根傳輸線，改進(jìn)的HT模型總共有6種故障模式，總共測(cè)試的次數(shù)是6N。對(duì)于NoC超大規(guī)模集成電路來(lái)說(shuō)其缺點(diǎn)是測(cè)試次數(shù)多，開銷大。

    為了減小測(cè)試次數(shù)，降低開銷，提出一種串?dāng)_測(cè)試方法。在闡述這種測(cè)試方法之前，先介紹一個(gè)一般性結(jié)論：在對(duì)傳輸線進(jìn)行串?dāng)_分析時(shí)，只需考慮受害線兩側(cè) 2～3根攻擊線的影響^[9]。根據(jù)這個(gè)結(jié)論，提出一種串?dāng)_測(cè)試方法，該測(cè)試方法考慮受害線兩側(cè)2根攻擊線的串?dāng)_影響。這種測(cè)試方法與傳統(tǒng)測(cè)試方法不同，不需要對(duì)所有傳輸線都進(jìn)行測(cè)試，只需3輪循環(huán)測(cè)試就能達(dá)到測(cè)試目標(biāo)。 傳輸線路簡(jiǎn)化圖如圖1所示。

    其中實(shí)線表示受害線，虛線表示攻擊線。第一輪1號(hào)、4號(hào)、7號(hào)傳輸線作為受害線，其他2號(hào)、3號(hào)……作為攻擊線，根據(jù)一般性結(jié)論，只需要考慮2號(hào)、3號(hào)對(duì)1號(hào)串?dāng)_影響；2號(hào)、3號(hào)、5號(hào)、6號(hào)對(duì)4號(hào)串?dāng)_影響，以此類推。第二輪循環(huán)，2號(hào)、5號(hào)傳輸線作為受害線，其他1號(hào)、3號(hào)、4號(hào)……作為攻擊線，只需要考慮1號(hào)、3號(hào)、4號(hào)對(duì)2號(hào)串?dāng)_影響；3號(hào)、4號(hào)、6號(hào)、7號(hào)對(duì)5號(hào)串?dāng)_影響，以此類推。第三輪循環(huán)，3號(hào)、6號(hào)傳輸線作為受害線，其他1號(hào)、2號(hào)、4號(hào)……作為攻擊線，只需要考慮1號(hào)、2號(hào)、4號(hào)、5號(hào)對(duì)3號(hào)串?dāng)_影響；4號(hào)、5號(hào)、7號(hào)、8號(hào)對(duì)6號(hào)串?dāng)_影響，當(dāng)進(jìn)行3輪循環(huán)后就能完成所有情況的測(cè)試。

    對(duì)于改進(jìn)HT模型的6種故障模式來(lái)說(shuō)，N根傳輸線傳統(tǒng)串?dāng)_測(cè)試方法需要測(cè)試6N次，而此方法只需要3*6=18次，對(duì)于NoC來(lái)說(shuō)傳輸線數(shù)目N很大，這樣這種方法就大大減小了測(cè)試次數(shù)，從而很有效地減小了開銷。傳統(tǒng)方法和本文方法測(cè)試次數(shù)比較如圖2。

    根據(jù)姜書艷提出的改進(jìn)HT模型設(shè)計(jì)了并行化測(cè)試序列如表1。本文提出的測(cè)試序列與測(cè)試傳輸線根數(shù)無(wú)關(guān)，只需要8個(gè)測(cè)試序列（T0～T7）即可，有效減少測(cè)試開銷，縮短檢測(cè)時(shí)間，從而降低了測(cè)試數(shù)據(jù)的冗余度，而且這種測(cè)試序列能夠很方便地進(jìn)行移植與擴(kuò)展。

2 改進(jìn)的HT模型仿真測(cè)試

2.1 測(cè)試序列發(fā)生器

    根據(jù)表1的測(cè)試序列代碼，利用Pspice軟件搭建序列發(fā)生器，如圖3所示。該序列發(fā)生器生成的測(cè)試代碼符合改進(jìn)的HT模型所需要的測(cè)試代碼要求：攻擊線1測(cè)試代碼為01010101，同理，另一條攻擊線的測(cè)試代碼為01010010，受害線的測(cè)試代碼為0111010。該測(cè)試序列可以根據(jù)不同的故障模型需要的測(cè)試代碼改變芯片74150的管腳高低電平，從而可以用于其他故障模型的測(cè)試代碼生成，具有很強(qiáng)的移植能力。

2.2 測(cè)試仿真及分析

    測(cè)試仿真電路搭建的3-傳輸線耦合電路^[10]模型如圖4。

    測(cè)試仿真結(jié)果如圖5~圖8所示，圖5和圖6分別是攻擊線1和攻擊線2的波形圖，圖7和圖8分別是受害線被攻擊前和被攻擊后的波形。這里主要分析受害線的受串?dāng)_情況。分析比較圖7和圖8波形：在3.05 μs和3.90 μs之間出現(xiàn)明顯下降脈沖；在第1.05 μs與1.75 μs之間和6.07 μs與6.70 μs之間受害線在被攻擊前是從低電平到高電平跳變，而被攻擊后出現(xiàn)明顯的上升延遲；在第4.03 μs與4.85 μs之間和第7.05 μs與7.75 μs之間受害線在被攻擊前是從高電平到低電平跳變，而被攻擊后出現(xiàn)明顯下降延遲，仿真結(jié)果符合理論。

3 結(jié)論

    本文簡(jiǎn)單介紹了NoC中串?dāng)_問題以及相關(guān)串?dāng)_模型，并基于改進(jìn)HT模型提出一種串?dāng)_測(cè)試的方法。與一般測(cè)試方法相比，文中方法能夠有效地降低測(cè)試次數(shù)，減小數(shù)據(jù)冗余，從而達(dá)到降低開銷的目的。根據(jù)改進(jìn)的HT故障種類模型設(shè)計(jì)了一套基于該模型的測(cè)試代碼，根據(jù)測(cè)試代碼設(shè)計(jì)了一種測(cè)試代碼電路，并對(duì)測(cè)試電路進(jìn)行仿真測(cè)試。實(shí)驗(yàn)結(jié)果表明，這種測(cè)試電路能夠滿足測(cè)試要求，并且可以用于其他故障模型的測(cè)試，具有很好的移植能力。

參考文獻(xiàn)

[1] YUAN L，HE Y，HUANG J.A new neural-network-based fault diagnosis approach for analog circuits by using kurtosis and entropy as a processor[J].Instrumentation and Measurement，IEEE Transactions on，2010，59(3)：586-595.

[2] 歐陽(yáng)一鳴.片上網(wǎng)絡(luò)測(cè)試關(guān)鍵問題研究[D].合肥：合肥工業(yè)大學(xué)，2013.

[3] 周文彪.網(wǎng)格NoC平臺(tái)中的若干關(guān)鍵技術(shù)研究[D].哈爾濱：哈爾濱工業(yè)大學(xué)，2008.

[4] CUVIEL L.Fault modeling and simulation for crosstalk in system-on-chip interconnects[C].IEEE/ACM International Conference on Computer-Aided，1999.

[5] CHEN J Q.Line identification of nonlinear systems using fuzzy mode[J].Journal of Acta Automatic Sinica，1998，24：90-93.

[6] 尚玉玲.高速互連串?dāng)_型故障測(cè)試研究[D].西安：西安電子科技大學(xué)，2009.

[7] ZHANG J L.A new fault model for testing signal integrity in SoCs in Chinese[J].Journal of University of Electronic Science and Technology of China，2007，36：611-613.

[8] 姜書艷，羅剛，呂小龍.片上網(wǎng)絡(luò)互連串?dāng)_故障模型的研究及改進(jìn)[J].電子測(cè)量技術(shù)，2012，35(4)：123-127.

[9] LUCAS A H，AMORY A M，MORAES F G.Crosstalk fault tolerant NoC：Design and evaluation[C].17th IFIP WG 10.5/IEEE International Conference on Very Large Scale Integration，2011：81-93.

[10] 楊靜.片上網(wǎng)絡(luò)（NoC）的互連串?dāng)_測(cè)試方法研究[D].成都：電子科技大學(xué)，2011.

[11] 段天睿.柔性線路串?dāng)_PSpice仿真分析及應(yīng)用[J].安全與電磁兼容，2009(5)：80-83.