隨著芯片技術的發(fā)展，基于片上系統(tǒng)SoC（System on Chip）架構的開發(fā)設計成為現(xiàn)實，數(shù)字接收機的性能得到了很大的改進。本文根據(jù)Altera公司提出的最新SoC架構，選取Cyclone V SX C6系列芯片，設計實現(xiàn)一款中頻數(shù)字接收機，與參考文獻[1-2]設計思想一樣，目的是為了讓接收機系統(tǒng)更加快速、靈活、可靠和一體化。文章首先簡要介紹SoC，然后介紹接收機系統(tǒng)框圖設計，接著介紹各功能模塊的實現(xiàn)，最后搭建實驗環(huán)境測量接收機工作性能。

1 SoC簡介

    SoC作為一種片上系統(tǒng)，在FPGA架構中集成硬核處理器系統(tǒng)HPS（Hard Processor System），包括ARM處理器、常用外設和存儲器控制器等，具有硬核邏輯的性能、功耗和成本優(yōu)勢；SoC采用經過優(yōu)化的低功耗28 nm（28LP）工藝技術，HPS和FPGA架構獨立供電，并可任意順序配置和啟動；SoC架構之間使用先進可擴展接口AXI（Advanced eXtensible Interface）總線互聯(lián)，實現(xiàn)數(shù)據(jù)的高速交換；SoC提供高達128 Gb/s的帶寬，并且具有高速緩存連續(xù)硬件加速器，實現(xiàn)了HPS與FPGA之間數(shù)據(jù)的一致性。

2 中頻數(shù)字接收機設計

    FPGA包括精度可變的DSP模塊，224個18×18乘法器。乘法器可用于實現(xiàn)快速傅里葉變換、解碼、有限脈沖響應（FIR）濾波器等功能，DSP模塊可實現(xiàn)快速基帶信號處理運算，讓整個系統(tǒng)具有實時動態(tài)信號的處理能力。HPS核心ARM Cortex-A9雙核處理器，運行速度為800 MHz。系統(tǒng)外部設備包括：射頻前端、A/D轉換器、時鐘源、DDR3存儲器、SD卡、上位機等。本文中FPGA功能模塊主要包括數(shù)字下變頻DDC（Digital Down Converter）和基帶信號處理等功能。HPS功能模塊主要包括設備初始化、網(wǎng)絡初始化、命令解析和傳遞、數(shù)據(jù)接收和發(fā)送等功能。接收機系統(tǒng)設計框圖如圖1所示。

    圖1中HPS-FPGA接口包括HPS-to-FPGA Bridge、FPGA-to-HPS Bridge、LW HPS-to-FPGA Bridge，接口的數(shù)據(jù)流方向如圖2所示。其中LW HPS-to-FPGA Bridge用于控制通道，HPS-to-FPGA Bridge、FPGA-to-HPS Bridge用于數(shù)據(jù)傳輸。采用Quartus II軟件系統(tǒng)集成工具Qsys使Altera的Avalon總線與ARM的AXI總線混聯(lián)，配置HPS-FPGA接口參數(shù)，便可實現(xiàn)HPS與FPGA通信。A/D轉換器與主板通過高速中間接口HSMC（High Speed Mezzanine Card）相連，滿足中頻數(shù)據(jù)的高速傳輸要求。接收機與上位機通過網(wǎng)線連接，采用TCP或者UDP協(xié)議傳輸。

2.1 FPGA功能模塊

    數(shù)字下變頻技術包括數(shù)字混頻器、數(shù)字控制振蕩器NCO（Numerically Controlled Oscillator）和有限脈沖響應FIR（Finite Impulse Response）低通濾波器三部分，實現(xiàn)將高速率信號下變到低速率基帶信號?；鶐盘柼幚戆l譜分析、國際電信聯(lián)盟ITU（International Telecommunication Union）參數(shù)測量、場強計算、音頻解調功能。使用FPGA實現(xiàn)數(shù)字下變頻和基帶信號處理，既能消除射頻鏈路引進的干擾，還能進行增益補償。

    根據(jù)參考文獻[3-4]提出的DDC模型各自特點，本文采用改進的超外差接收體制中的寬帶中頻數(shù)字化的DDC模型，如圖3所示。NCO采用效率較高的查表法實現(xiàn)，數(shù)字正交解調將數(shù)字中頻信號變換為正交I/Q兩路信號，便于數(shù)據(jù)采集和信號處理。為了消除數(shù)字接收機I/Q支路不平衡，對I/Q支路進行時域補償，減少系統(tǒng)的誤碼率^[5]。采用正交變換后，可以很容易計算信號的瞬時頻率、瞬時幅度和瞬時相位，有利于對信號頻譜計算、抗干擾等處理^[6]。多級抽取系統(tǒng)對數(shù)據(jù)進行抽樣濾波，便于后續(xù)基帶信號處理，提高處理速度。FIR低通濾波器采用參考文獻[7]提出的一種優(yōu)化結構FIR濾波器設計，實現(xiàn)乘法器的復用，提高濾波器的吞吐率，一個時鐘周期完成一次濾波，節(jié)省FPGA資源^[7]。

2.2 HPS功能模塊

    程序采用模塊化設計思想，將設備、網(wǎng)絡、命令、數(shù)據(jù)模塊封裝成類，便于維護和拓展。開發(fā)多線程運行，使接收機同時執(zhí)行接收上位機命令、數(shù)據(jù)讀取和發(fā)送等功能。主線程啟動后，首先進行設備初始化，然后等待上位機發(fā)送網(wǎng)絡連接請求。當網(wǎng)絡連接成功后，等待接收上位機命令，解析命令，執(zhí)行相應操作。如：控制射頻前端接收頻率、射頻衰減、I/Q數(shù)據(jù)獲取、采樣帶寬、中頻衰減等。子線程根據(jù)命令要求負責從FPGA端讀取數(shù)據(jù)，通過網(wǎng)口發(fā)送數(shù)據(jù)到上位機顯示。主線程程序工作流程如圖4所示，子線程程序工作流程如圖5所示。

3 中頻數(shù)字接收機應用測試

    搭建監(jiān)測環(huán)境，連接天線、射頻前端、接收機、上位機，測試接收機系統(tǒng)是否可以正常工作以及工作性能。上電啟動，系統(tǒng)參數(shù)設置為中頻頻率101.7 MHz、濾波帶寬120 kHz、垂直極化、常規(guī)衰減、快速檢波、自動增益?？罩袩o線電監(jiān)測測試結果包括：頻譜圖、I/Q時域圖、I/Q星座圖、場強圖、場強概率分布圖、ITU測量結果。

    首先選擇FM解調制式，測試結果如圖6所示，其中ITU結果：正向頻偏指數(shù)為48.613 kHz，頻偏指數(shù)為46.283 kHz，負向頻偏指數(shù)為-42.572 kHz，β%帶寬為119.707 kHz，XdB帶寬為116.192 kHz。打開聲音開關，能清楚地收聽到廣播聲音信號，表明信號解調正確。片上系統(tǒng)中FPGA與HPS數(shù)據(jù)傳輸速率實測達到656.45 Mb/s。

    然后選擇AM解調制式，測試結果如圖7所示，其中ITU結果：正向調制深度為5%，負向調制深度為-36%，調制深度為40%，β%帶寬為119.707 kHz，XdB帶寬為117.950 kHz。打開聲音開關，能清楚地收聽到廣播聲音信號，表明信號解調正確。片上系統(tǒng)中FPGA與HPS數(shù)據(jù)傳輸速率實測達到652.37 Mb/s。

    本文根據(jù)軟件無線電思想和基本原理^[8]，提出了一種基于SoC芯片方案的中頻數(shù)字接收機設計。利用FPGA的數(shù)據(jù)運算處理速度優(yōu)勢，完成設計了接收機的數(shù)據(jù)處理主要功能，提高系統(tǒng)實時性能，實現(xiàn)對信號的迅速響應。利用ARM核處理事務的優(yōu)勢，實現(xiàn)對接收機系統(tǒng)的配置和調度。選取Cyclone V SX C6系列為主芯片，完成軟硬件設計。搭建實驗環(huán)境測量接收機工作性能，結果表明本文所設計的中頻數(shù)字接收機能準確地、快速地測量出信號的各個參數(shù)，滿足信號監(jiān)測要求。

參考文獻

[1] Deng Jun，Huang Xu，Liu Lintao，et al.Design and implementation of a mixed SoC for IF digital software radio receiver[C].Advanced Computational Intelligence(ICACI)，2013 Sixth International Conference on，IEEE，2013：262-265.

[2] SALMAN A H，ADIONO T，CAHYADI W A，et al.SOC design and FPGA implementation of Digital TV receiver[C].Telecommunication Systems，Services，and Applications(TSSA)，2012 7th International Conference on，IEEE，2012：125-129.

[3] Pang Long，Zhu Bocheng，Chen He，et al.A highly efficient digital down converter in wide band digital radar receiver[C].Signal Processing(ICSP)，2012 IEEE 11th International Conference on，IEEE，2012，3：1795-1798.

[4] Liu Huaming，Li Guangjun，Yan Bo，et al.A 100 MHz digitaldown converter with modified FIR filter for wideband software-defined radios[C].Electronics and Information Engineering(ICEIE)，2010 International Conference On，IEEE，2010，2：540-544.

[5] 唐世剛，龔克，潘長勇，等.數(shù)字接收機I/Q支路不平衡的時域補償[J].清華大學學報(自然科學版)，2007，47(1)：49-52.

[6] 黑蕾，程剛，孫衛(wèi)平.基于DSP和FPGA的中頻數(shù)字接收機的設計[J].彈箭與制導學報，2007(5)：177-178，182.

[7] 田黎育，袁一丹，李曉陽，等.基于FPGA的在線可重配置數(shù)字下變頻器的設計與實現(xiàn)[J].北京理工大學學報，2013(3)：021.

[8] 楊小牛，樓才義，徐建良.軟件無線電原理與應用[M].北京：電子工業(yè)出版社，2001.