《電子技術(shù)應(yīng)用》
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基于OCP的輕量級(jí)多主從跨時(shí)鐘域片上總線設(shè)計(jì)
2023年電子技術(shù)應(yīng)用第2期
趙嘉禾，宋潤(rùn)泉，許惟超，王贇皓，張旋
上海航天電子技術(shù)研究所，上海 201109
摘要： 開放芯核協(xié)議（Open Core Protocol，OCP）總線可被應(yīng)用于將IP核功能與接口解耦，實(shí)現(xiàn)IP核的即插即用。針對(duì)OCP連接到異步時(shí)鐘域時(shí)的同步問題，改進(jìn)設(shè)計(jì)了輕量化的同步接口，在同步化控制信息的同時(shí)降低了跨時(shí)鐘域緩存數(shù)據(jù)導(dǎo)致的硬件消耗。為解決點(diǎn)到點(diǎn)的OCP總線的擴(kuò)展性不足的缺陷，將設(shè)計(jì)的跨時(shí)鐘域OCP總線部署于共享總線互聯(lián)的高級(jí)高性能總線（AMBA High-performance Bus，AHB），實(shí)現(xiàn)了多主從多時(shí)鐘域傳輸。仿真和驗(yàn)證表明，設(shè)計(jì)的改進(jìn)跨時(shí)鐘域OCP-AHB總線可以正確傳輸數(shù)據(jù)，可用于其他工作的快速部署。
中圖分類號(hào)：TN401
文獻(xiàn)標(biāo)志碼：A
DOI: 10.16157/j.issn.0258-7998.223103
中文引用格式： 趙嘉禾，宋潤(rùn)泉，許惟超，等. 基于OCP的輕量級(jí)多主從跨時(shí)鐘域片上總線設(shè)計(jì)[J]. 電子技術(shù)應(yīng)用，2023，49(2)：45-49.
英文引用格式： Zhao Jiahe，Song Runquan，Xu Weichao，et al. A clock domain crossing multi-master-slave lightweight on-chip bus based on OCP[J]. Application of Electronic Technique，2023，49(2)：45-49.
A clock domain crossing multi-master-slave lightweight on-chip bus based on OCP
Zhao Jiahe，Song Runquan，Xu Weichao，Wang Yunhao，Zhang Xuan
Shanghai Aerospace Electronic Technology Institute， Shanghai 201109， China
Abstract： The open core protocol (OCP) bus can be applied to decouple IP core functions and the interfaces to realize the plug-and-play function. Aiming at the synchronization problem when the OCP is connected to asynchronous clock domain, a lightweight synchronization interface is developed, which not only synchronizes the control signals but also reduces the hardware consumption caused by data buffer across the clock domain. In view of the scalability of the point-to-point OCP bus, the enhanced clock-domain-crossing OCP bus is deployed on the AMBA High-performance Bus (AHB)，which is interconnected by the shared bus, in order to realize multi-master-slave multi-clock transmission. It is proved by simulation that the enhanced clock-domain-crossing OCP-AHB bus can transmit data correctly, which is able to be rapidly deployed in the next step.
Key words : system on chip；clock domain cross；multiple master slave；open core protocol

0　引言

    片上系統(tǒng)（System on Chip，SoC）的出現(xiàn)允許設(shè)計(jì)者將完整的系統(tǒng)集成到一塊芯片上。由于系統(tǒng)復(fù)雜度和市場(chǎng)帶來的壓力，設(shè)計(jì)者不會(huì)獨(dú)立開發(fā)完整的SoC，而是傾向于復(fù)用已設(shè)計(jì)好的功能模塊或購(gòu)買其他公司的知識(shí)產(chǎn)權(quán)（Intellectual Property，IP）核，以便于在高層級(jí)構(gòu)建系統(tǒng)。SoC中的IP核通過片上總線相互連接，片上總線的性能直接影響IP核互聯(lián)效率。目前常用的片上總線標(biāo)準(zhǔn)包括高級(jí)微控制器總線結(jié)構(gòu)（Advanced Microcontroller Bus Architecture，AMBA）總線、開放芯核協(xié)議（Open Core Protocol，OCP）總線等[1]。

    然而，一方面SoC集成的功能塊功能的多樣性使得不同功能塊之間的時(shí)鐘頻率并不統(tǒng)一；另一方面，在當(dāng)下的深亞微米乃至納米級(jí)CMOS工藝設(shè)計(jì)的集成電路中，受時(shí)序不穩(wěn)定性的影響，幾乎不可能做到全局時(shí)鐘同步[2-3]。因此現(xiàn)今SoC往往采取各種形式的全局異步本地同步的方式進(jìn)行系統(tǒng)設(shè)計(jì)。在保證IP核即插即用的前提下，不同頻率時(shí)鐘域下的IP核在同步總線的數(shù)據(jù)交換就成為一大難題。解決這一問題的常用方案是采用若干個(gè)異步存儲(chǔ)器，對(duì)地址或數(shù)據(jù)信息等進(jìn)行緩存[4-5]，但這不可避免地帶來額外的硬件開銷。




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作者信息：

趙嘉禾，宋潤(rùn)泉，許惟超，王贇皓，張旋

（上海航天電子技術(shù)研究所，上海 201109）




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