摘  要： 提出了一種可用于標(biāo)準CMOS工藝下且具有二階溫度補償電路的帶隙基準源。所采用的PTAT2電流電路是利用了飽和區(qū)MOSFET的電流特性產(chǎn)生的，具有完全可以與標(biāo)準CMOS工藝兼容的優(yōu)點。針對在該工藝和電源電壓下傳統(tǒng)的啟動電路難以啟動的問題，引入了一個電阻，使其可以正常啟動?；鶞屎诵碾娐分械墓苍垂矕沤Y(jié)構(gòu)和串聯(lián)BJT管有效地提高了電源抑制比，降低了溫度系數(shù)?；赥SMC 0.35 μｍ CMOS工藝運用HSPICE軟件進行了仿真驗證。仿真結(jié)果表明，在3.3 V供電電壓下，輸出基準電壓為1.225 4 V，溫度系數(shù)為2.91×10-6V/℃，低頻的電源抑制比高達96 dB，啟動時間為7 μs。
關(guān)鍵詞： CMOS帶隙基準源；溫度系數(shù)；電源抑制比

　帶隙基準源通常是模擬混合電路設(shè)計中重要的組成模塊，主要應(yīng)用于存儲器、模數(shù)／數(shù)模轉(zhuǎn)換電路、電源管理、振蕩器等電路中，為其提供高穩(wěn)定性的參考電壓，對系統(tǒng)的性能起著至關(guān)重要的作用。隨著半導(dǎo)體技術(shù)的發(fā)展，尤其是系統(tǒng)集成（SoC）技術(shù)的發(fā)展，CMOS工藝[1-2]具有高集成度和低壓、低功耗的優(yōu)勢，使得標(biāo)準CMOS工藝下的帶隙基準源得到了廣泛的應(yīng)用。研究和設(shè)計高性能的CMOS帶隙基準源成為了現(xiàn)今集成電路設(shè)計中的一種發(fā)展趨勢。
　本文設(shè)計CMOS帶隙基準源時引入二階溫度補償技術(shù)。采用了折疊式的共源共柵自偏置二級運放，核心電路運用雙層PMOS管疊加結(jié)構(gòu)，增大電路的PSRR。通過PNP管的串聯(lián)，降低了失調(diào)電壓對CMOS帶隙基準源輸出參考電壓的影響。最后通過產(chǎn)生與溫度成平方關(guān)系的PTAT2電流，在一階溫度補償?shù)幕A(chǔ)上對基準源進行二階溫度補償，最終降低了CMOS帶隙基準源的溫度系數(shù)。圖1為帶二階溫度補償?shù)腃MOS帶隙基準電壓源的整體電路圖。
1 帶隙基準電路設(shè)計
1.1 二級運放與CMOS帶隙基準核心電路
　如圖1所示，整個二級運放[3]由M5~M20和R1~R3、C1構(gòu)成。它在電路中用來鉗制核心電路中兩點的電位，從而產(chǎn)生對基準的一階溫度補償。運放的第一級由M5~M18和R1、R2組成，M5、M6管作為運放的差分輸入端，除了能夠有效地抑制溫漂，還能獲得優(yōu)良的噪聲。電阻R1、R2可為運放的共源共柵管M11~M18提供偏置電壓，同時折疊式共源共柵結(jié)構(gòu)可有效地增大運放的增益。運放第二級由M19和M20組成。這種采用PMOS管輸入電流源負載的共源輸出級方式可以增大運放的輸出電壓擺幅。在兩級之間串聯(lián)了電容C1和電阻R3，對運放所產(chǎn)生的主次極點和零點進行偏移，使系統(tǒng)更加穩(wěn)定。

　CMOS帶隙基準的核心電路是由圖1中Q1~Q5、M21~M30、R5、R6組成的，本文在傳統(tǒng)Kuijk結(jié)構(gòu)[4]單排PMOS管的基礎(chǔ)上，新增加的M25~M28、M30的結(jié)構(gòu)[5]可以有效地增大電路的PSRR。使用串聯(lián)的PNP管結(jié)構(gòu)[2]減小了由運放失配引起的失調(diào)電壓VOS對輸出帶隙基準電壓的影響。
根據(jù)放大器的虛短虛斷[2]原理，傳統(tǒng)Kuijk結(jié)構(gòu)經(jīng)過一階溫度補償后輸出基準電壓為[4]：
　
　
1.2 帶偏置電路的啟動電路
　圖1中的M1~M4和R4構(gòu)成了偏置電路[2]，為M5提供偏置電壓。在偏置電路中，M3的漏極存在一個“簡并”偏置點的問題，為了解決這個問題，引入了啟動電路。啟動電路由M41、M42、M43、C2、R7構(gòu)成，啟動電路中M42與M43組成了一個反相器，由于電源電壓過高，因此引入了一個電阻R7，有效地降低了M42的源極點的電位，從而保證了反相器能夠正常工作。當(dāng)電源剛上電時，對C2進行短暫的充電，反相器的輸入信號為零時，則反相器輸出為高電平，此時M41會導(dǎo)通并產(chǎn)生電流，整個電路導(dǎo)通；當(dāng)整個電路啟動完成后，反相器的輸出為零，M41處于截止區(qū)，啟動電路處于關(guān)斷狀態(tài)，不再作用于其他電路，啟動過程結(jié)束。
1.3 IPTAT2產(chǎn)生電路
　在圖1中，所設(shè)計的IPTAT2產(chǎn)生電路[7]是由M31~M40組成的，M31為其提供IPTAT，M32和M33通過設(shè)定管子的寬長比來為IPTAT2產(chǎn)生電路提供成比例的偏置電流，M32~M38和M40產(chǎn)生IPTAT2電路。工作于飽和區(qū)的MOSFET管的飽和電流可表示為[2]：

其中，μ為截流子的有效遷移率，Cox為單位面積柵氧化層電容，W為溝通寬度，L為溝道長度，VGS為棚極電壓，VTH為閾值電壓。根據(jù)式（5）和基爾霍夫電流定律，經(jīng)過計算導(dǎo)出M38可以產(chǎn)生一個與溫度成平方關(guān)系的IPTAT2，M38通過電流鏡傳送一定比例的電流至M39，可以通過調(diào)節(jié)管M32、M33、M38、M39的寬長比來調(diào)節(jié)IPTAT2電流的大小，再將M39的電流接至CMOS帶隙基準電壓源輸出端，使得IPTAT與IPTAT2相加進行補償，最終將溫度系數(shù)盡可能地降至最低，達到二階溫度補償?shù)男Ч?br /> 2 電路HSPICE仿真
　本文設(shè)計的CMOS帶隙基準源電路采用TSMC 0.35 μｍ CMOS工藝，在3.3 V供電電壓下，用HSPICE對本文提出的CMOS帶隙基準電路進行仿真。圖2所示為運放的仿真曲線。當(dāng)共模電壓為2 V、溫度為25℃時，電路的直流開環(huán)增益為121 dB，單位增益帶寬為18.4 MHz，相位裕度為60°。圖3所示為當(dāng)在電源端加一階躍信號時電路的啟動時間曲線，曲線表明，當(dāng)電源從在0 μs的0 V變?yōu)?0 μs的3.3 V時，電路的啟動時間為7 μs。圖4所示為電路的電源抑制比曲線，結(jié)果顯示，溫度為25℃時，在3.3 V的電源電壓下，此電路的PSRR為96 dB。圖5為一階和二階溫度補償曲線，結(jié)果顯示，在3.3 V的電源電壓下，溫度從-20℃~120℃掃描，可計算出經(jīng)過一階溫度補償后的溫度系數(shù)為10.92×10-6V/℃，經(jīng)過二階溫度補償后的溫度系數(shù)為2.91×10-6V/℃。顯然，經(jīng)過二階溫度補償后的溫度系數(shù)有了大幅度的降低，提高了基準的穩(wěn)定性。

　本文設(shè)計了一種產(chǎn)生PTAT2電流的二階溫度補償CMOS帶隙基準源電路，克服了傳統(tǒng)二階溫度補償不能與標(biāo)準CMOS工藝兼容的問題。HSPICE仿真結(jié)果表明，在3.3 V電源電壓下，電路具有較低的溫度系數(shù)和較高的電源抑制比，作為基準源電路可應(yīng)用于系統(tǒng)集成芯片（SoC）中。
參考文獻
[1] 幸新鵬，李東梅，王志華.CMOS帶隙基準源研究現(xiàn)狀[J].微電子學(xué)，2008，38（1）：58-63.
[2] 畢查德·拉扎維.模擬CMOS集成電路設(shè)計[M].陳貴燦，程軍，張瑞智，譯.西安：西安交通大學(xué)出版社，2003.
[3] 朱治鼎，彭曉宏，呂本強，等.高性能折疊式共源共柵運算放大器[J].微電子學(xué)，2012，42（2）：146-149.
[4] KUJIK K E. A precision reference voltage source[J]. IEEE J. of Solid-State Circuits， 1973，8（3）：222-226.
[5] 李新，洪婷，高加亭.高精度低溫度系數(shù)帶隙基準電壓源的設(shè)計[J].微處理機，2009，30（5）：13-15.
[6] RINCON-MORA G A. Voltage references from Diodes to precision high-order bandgap circuits[C]. IEEE Press， Wiley Interscience， 2002.
[7] 李沁蓮.基于襯底驅(qū)動的CMOS帶隙基準電壓源的分析與設(shè)計[D].成都：西南交通大學(xué)，2011.