《電子技術(shù)應用》
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基于FPGA的外部存儲器設(shè)計
Icbuy
摘要: 本文介紹了FPGA外部存儲器的設(shè)計方法,可以有效地解決雷達實時信號處理過程中海量數(shù)據(jù)的存儲問題,同時也可以充分利用FPGA去控制SDRAM和FLASH,不僅保證了資源的充分利用,也可以有效地滿足信號處理過程中的高速實時的要求。另外,可以根據(jù)FPGA型號的不同,適當?shù)馗耐獠看鎯ζ?,以滿足不同的應用場合。
Abstract:
Key words :
 

  隨著雷達技術(shù)的進一步發(fā)展,對雷達信號處理的要求越來越高,在實時信號處理過程中有大量數(shù)據(jù)需要存儲,由于FPGA本身的存儲器容量非常小,根本滿足不了雷達信號處理過程中的需求,為解決這一問題,通過查詢資料,引入SDRAM和FLASH作為FPGA的外部存儲器。SDRAM存儲器以其快速、方便和價格相對便宜,因而,常被用在雷達信號實時處理上。選擇SDRAM而沒有SRAM是因為SRAM價格太貴,SDRAM相對便宜。沒有選擇DDR SDRAM的原因是因為在實際的雷達信號處理中并不需要那么高burst率,SDRAM足以滿足實際需求。SDRAM主要作用:在MTI處理時作為周期延遲器件、動態(tài)雜波圖的存儲和數(shù)據(jù)暫存等功能。雖然SDRAM有存儲容量大、價格相對便宜等優(yōu)點,但是其斷電所有數(shù)據(jù)丟失的缺點,使其僅在FPGA外部連接SDRAM作為外部存儲器件顯然是不能滿足設(shè)計需求的,因此,在設(shè)計過程中考慮到FLASH存儲。在設(shè)計中用FLASH存儲一些斷電不能丟失的數(shù)據(jù),如:脈沖壓縮處理時的匹配濾波器系數(shù)、MTI處理時雜波加權(quán)系數(shù)、CFAR處理時的對數(shù)表以及一些函數(shù)求值等。

  1 存儲電路設(shè)計

  1.1 SDRAM存儲電路設(shè)計

  在硬件電路設(shè)計過程中,先通過SDRAM的I/O接口電平標準選擇FPGA的外圍I/O電平標準,從而解決電氣互聯(lián)問題。根據(jù)實時信號處理過程中所需的存儲容量以及FPGA的型號,選擇了4片SDRAM存儲器,用于輸入/輸出緩存。芯片的型號為K4S641632N-LC/L75。SDRAM工作模式有多種,內(nèi)部操作是一個復雜的狀態(tài)機。SDRAM的管腳可以分為以下幾類:控制信號,包括片選、時鐘、時鐘使能、行列地址選擇、讀/寫選擇、數(shù)據(jù)有效等。地址線行列復用,數(shù)據(jù)引線是雙向傳輸。SDRAM的所有操作都同步于時鐘,都是在時鐘上升沿時控制管腳和地址輸入的狀態(tài),進而產(chǎn)生多種需要的命令。

  SDRAM與FPGA的連接,要把FPGA的普通I/O與SDRAM的除電源、NC和接地管腳之外管腳連接起來即可,所有的控制與工作時序都是由FPGA提供,由于管腳太多,采取了網(wǎng)絡(luò)標號連接,其電路原理圖如圖1所示。由于篇幅關(guān)系,只給出了部分電路圖。

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  1.2 FLASH存儲電路設(shè)計

  為了滿足模塊內(nèi)部在系統(tǒng)斷電時的數(shù)據(jù)保護,在模塊內(nèi)部選擇了FLASH存儲器,F(xiàn)LASH存儲器是一種非易失型存儲器,在該設(shè)計中主要用于存放一些在系統(tǒng)掉電后需要保存的用戶數(shù)據(jù)等。芯片的型號為:SST39VF3201-70-4C-EK。該芯片的主要特點有:3.3 V單電源供電,內(nèi)部進行編程和擦除操作;高可靠性,超過100年的數(shù)據(jù)保存能力,32 Mb的存儲容量;快速擦除和編程功能,支持扇區(qū)擦除、塊擦除和整個芯片擦除,扇區(qū)和塊擦除時間為18 ms,整個芯片擦除時間為40 ms;片內(nèi)產(chǎn)生Vpp編程電壓,實現(xiàn)自動讀寫時序。

  FPGA的引腳除電源、時鐘和復位以及幾個配置時鐘引腳外,其余引腳均可作為通用I/O使用,因此,與FLASH連接時,只需要FPGA的普通I/O引腳和FLASH的引腳相連即可,在實際編程過程中,要嚴格按照FLASH的工作時序給定正確的時序。注意,電源和接地引腳以及NC管腳不可連接在FPGA上。FLASH電路圖如圖2所示。

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  2 存儲電路軟件設(shè)計

  2.1 SDRAM控制器設(shè)計

  SDRAM具有空間存儲量大、讀/寫速度快、價格相對便宜的特點,因此許多嵌入式設(shè)備的大容量、高速度存儲器都采用SDRAM來實現(xiàn),但其控制邏輯復雜,需要周期性刷新操作、行列管理、不同延時和命令序列等。目前,大多都采用專用芯片完成它的控制電路,這不但提高了設(shè)計成本,而且使系統(tǒng)的硬件電路變得復雜。隨著FPGA在嵌入式系統(tǒng)中的廣泛應用,F(xiàn)PGA管腳設(shè)計靈活,結(jié)合具體的需要,利用FPGA來設(shè)計一個滿足雷達信號處理專用的SDRAM控制器,就可以極大地增加設(shè)計的靈活性,且硬件規(guī)模小,又可以滿足實時信號處理需求。本文就是基于這種處理方法來設(shè)計一個SDRAM控制器。

  在SDRAM控制器的FPGA實現(xiàn)方案中,采用FPGA的自底向上模塊化設(shè)計思想。首先分析頂層模塊所要完成的功能,之后再將其功能分類細化,分配到不同的子模塊去實現(xiàn),然后從底層向頂層的先逐步完成各個子模塊的設(shè)計,最后將子模塊相互連接生成所需的頂層模塊。設(shè)計SDRAM控制器是為了更好地滿足SDRAM與FPGA的通信而設(shè)計的。下面將具體介紹SDRAM控制器的設(shè)計方法。圖3為參考Altera公司SDRAM控制器的而設(shè)計的接口框圖。

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  下面對接口信號進行介紹:與主機接口信號有CLK:系統(tǒng)時鐘信號;RESET:系統(tǒng)復位信號;CMD『2:0』:譯碼指令;CMDACK:指令應答信號,通知主機命令已被SDRAM執(zhí)行;ADDR:地址線,該設(shè)計中為22位,A21,A20代表頁地址BA1,BA0;A19~A8代表行地址;A7~A0代表列地址;DATAIN/DATAOUT:輸入、輸出數(shù)據(jù)總線;DM:數(shù)據(jù)掩碼。與SDRAM接口信號有RADDR:12位地址線,在讀/寫操作時,地址線時復用為行地址和列地址;BA0,BA1頁地址選擇;CS:片選信號;CKE:時鐘使能信號;RAS,CAS,WE:命令控制信號;DQM:SDRAM數(shù)據(jù)掩碼;DQ:雙向數(shù)據(jù)線。SDRAM控制器作為頂層模塊,內(nèi)部由3個主要模塊構(gòu)成:系統(tǒng)控制接口模塊、命令生成模塊和數(shù)據(jù)路徑模塊。系統(tǒng)控制接口模塊用于接收系統(tǒng)的控制信號,進而產(chǎn)生不同的CMD命令組合;命令用于接收CMD命令并解碼成操作指令并產(chǎn)生SDRAM的操作動作;數(shù)據(jù)通路模塊則用于控制數(shù)據(jù)的有效輸入/輸出。

  使用SDRAM的目的是進行數(shù)據(jù)傳輸,即要求能正確地讀寫數(shù)據(jù)。因此,在SDRAM操作過程中,最重要是就是初始化、讀和寫的操作,因此,本文完成了SDRAM初始化在QuailtusⅡ仿真下的時序波形圖,如圖4所示。

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  2.2 FLASH讀/寫控制設(shè)計

  讀/寫控制的主要功能是將數(shù)據(jù)寫入FLASH;在模塊正常工作時,為系統(tǒng)提供數(shù)據(jù)。而FPGA這種大規(guī)模的可編程器件十分適合邏輯電路的設(shè)計,能方便地控制和產(chǎn)生FLASH編程操作中的各種控制命令,實現(xiàn)編程器的功能。該模塊中,選擇的FLASH芯片的讀取時鐘周期為70ns。

  在對FLASH進行編程操作前,必須保證存儲單元為空。如果不為空,就必須先對FLASH芯片進行擦除操作。由于FLASH采用了模塊分區(qū)的陣列結(jié)構(gòu),支持扇區(qū)、塊和整個芯片一齊被擦除,扇區(qū)和塊擦除的時間周期為18 ms,整個芯片擦除時間為40 ms。而實現(xiàn)擦除操作只需在地址和數(shù)據(jù)端寫入不同的操作命令即可實現(xiàn)不同的擦除操作。

  FLASH的編程操作分三步驟:第一步是連續(xù)載入3 B命令的軟件數(shù)據(jù)保護操作;第二步是寫入字地址和字數(shù)據(jù),在編程操作過程中,地址是在g.jpg的下降沿時有效,而數(shù)據(jù)則是在g.jpg的上升沿時有效;第三步是芯片內(nèi)部的編程操作,該操作在g.jpg的第四個上升沿有效,隨后該內(nèi)部編程操作在10 μs內(nèi)即可完成。FLASH編程是基于字為基礎(chǔ)的,編程時要特別注意編程時間參數(shù)和使用的命令集,編程和擦除時的時鐘參數(shù)見FLASH手冊。

  下面敘述FLASH的擦除操作,擦除分為扇區(qū)擦除、塊擦除和整個芯片擦除,擦除的時序基本一致,過程如下:第一個時鐘周期在地址5555H寫入XXAAH數(shù)據(jù),接著第二個時鐘周期在地址2AAAH寫入XX55H數(shù)據(jù),第三個時鐘周期在地址5555H寫入XX8OH數(shù)據(jù),第四個時鐘周期在地址5555H寫入XXAAH數(shù)據(jù),接著第五個時鐘周期在地址2AAAH寫入XX55H數(shù)據(jù),第六個時鐘周期在地址5555H寫入XX10H數(shù)據(jù),然后芯片內(nèi)部完成擦除工作。FLASH擦除完成后,內(nèi)部所有的數(shù)據(jù)位全部置1。扇區(qū)擦除、塊擦除和芯片擦除的區(qū)別只是在第六個時鐘周期傳送的數(shù)據(jù)不同。擦除的時序圖如圖5所示。

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  在寫數(shù)據(jù)時僅能使對應單元的數(shù)據(jù)位由“1”變?yōu)?ldquo;0”,而從“0”變?yōu)?ldquo;1”只有擦除命令才能完成。擦除操作可以按扇區(qū)擦除也可以對整個芯片擦除。因此在設(shè)計時可將程序代碼和常量表等固定數(shù)據(jù)和系統(tǒng)動態(tài)更新數(shù)據(jù)分開存放。每次向更新數(shù)據(jù)區(qū)寫數(shù)據(jù)前對該區(qū)數(shù)據(jù)進行擦除操作即可。

  在擦除和寫操作之后,就可以讀數(shù)據(jù)了,讀數(shù)據(jù)的操作非常簡單,由0E#,CE#控制,當這兩個信號為低電平時,在地址線上輸入地址,數(shù)據(jù)線上就可以讀出數(shù)據(jù)了。

  當按照規(guī)定的命令序列向FLASH存儲器發(fā)出命令時,其內(nèi)嵌的算法狀態(tài)機會自動地完成相應的操作。但用戶還應了解其內(nèi)部的操作檢測機制,以便知道操作是否完成,以及操作是否正確。該芯片的狀態(tài)檢測位有:數(shù)據(jù)查詢位DQ7,TOGOLE位DQ6和DQ2。通過查詢它們對應的狀態(tài),即可知道芯片的工作狀態(tài)。

  在編程實現(xiàn)時,用狀態(tài)機實現(xiàn)FLASH的接口控制,要確保數(shù)據(jù)線和地址線的建立和保持時間滿足需求,嚴格確保實際提供的時序和硬件要求一致。圖6為在ModelSIM仿真下的FLASH的擦除時序圖。

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  整個程序的編程實現(xiàn)是用有限狀態(tài)機來實現(xiàn)的。以擦除為例,介紹有限狀態(tài)機的設(shè)計方法。狀態(tài)控制借助系統(tǒng)時鐘進行,通過多個狀態(tài)來完成ERASE操作。狀態(tài)0初始化各輸出信號,狀態(tài)1~5完成第一個命令輸入,狀態(tài)7~10完成第二個命令的輸入,狀態(tài)12~15完成第三個命令的輸入,狀態(tài)17~20完成第四個命令的輸入,狀態(tài)22~25完成第五個控制命令輸入,狀態(tài)27~30完成第六個控制命令,接下來狀態(tài)是保持控制信號用來完成ERASE。在編程過程中,要完成進程控制:進程控制就是根據(jù)現(xiàn)態(tài)決定次態(tài)的控制并完成其他的信號賦值。在本設(shè)計中,狀態(tài)機根據(jù)不同的狀態(tài)對CE、OE#、WE#、地址、數(shù)據(jù)等FLASH控制信號進行賦值,從而完成對Flash的控制。

  但是每執(zhí)行1次寫操作,只能寫入1個地址單元里的字數(shù)據(jù),如果按照這個方法,完成整個FLASH芯片2 MWord的數(shù)據(jù)寫入就需要重復執(zhí)行寫操作2兆次,這樣既麻煩又浪費時間。在實際操作中,通常通過計算機上的圖形界面來完成FLASH的燒寫工作,通過圖形界面使單片機把計算機存儲的數(shù)據(jù)暫存在SDRAM,然后通過一個判斷語句檢測SDRAM是否存滿,沒有存滿則繼續(xù)存儲,如果存滿則通過FPGA控制把SDRAM上的數(shù)據(jù)存儲在FLASH上,這樣通過一次操作即可存滿。

  3 結(jié)語

  本文介紹了FPGA外部存儲器的設(shè)計方法,可以有效地解決雷達實時信號處理過程中海量數(shù)據(jù)的存儲問題,同時也可以充分利用FPGA去控制SDRAM和FLASH,不僅保證了資源的充分利用,也可以有效地滿足信號處理過程中的高速實時的要求。另外,可以根據(jù)FPGA型號的不同,適當?shù)馗耐獠?font class="f14">存儲器,以滿足不同的應用場合。



 

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