現(xiàn)代電磁信號(hào)環(huán)境越來(lái)越復(fù)雜密集，要求電子戰(zhàn)接收機(jī)必須具有很寬的處理帶寬、高靈敏度、大動(dòng)態(tài)范圍、多信號(hào)并行處理和大量信息實(shí)時(shí)處理的能力。而數(shù)字信道化接收機(jī)不僅可以較好地滿足上述要求，還可實(shí)現(xiàn)監(jiān)視信道內(nèi)信號(hào)的全概率截獲。
數(shù)字信道化過(guò)程是寬帶數(shù)字接收機(jī)的核心，目前廣泛采用基于多相濾波的數(shù)字信道化結(jié)構(gòu)。這種結(jié)構(gòu)先用高速的模數(shù)轉(zhuǎn)換器（A／D）進(jìn)行數(shù)據(jù)采樣，得到的高速數(shù)據(jù)流經(jīng)抽取降低數(shù)據(jù)速率后進(jìn)入多相濾波器組，該濾波器組是由一個(gè)原型濾波器調(diào)制到多個(gè)支路。現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）中豐富的乘法器、鎖存器及數(shù)字信號(hào)處理算法IP核等資源，可以非常靈活地實(shí)現(xiàn)寬帶數(shù)字信道化接收處理算法。本文采用基于多相濾波器的結(jié)構(gòu)實(shí)現(xiàn)了一種高效高速的寬帶數(shù)字信道化接收機(jī)，并在Altera公司的EP3SE110F1152C4上綜合實(shí)現(xiàn)，輸出載頻、相位信息。
1 信道化接收機(jī)的基礎(chǔ)理論
1.1 信道劃分
為建立實(shí)信號(hào)多信道接收機(jī)的數(shù)學(xué)模型，首先，對(duì)實(shí)信號(hào)的數(shù)字譜作如下信道劃分：
式（1）中，ωk為第k信道的歸一化中心角頻率；K為劃分信道數(shù)。圖1給出對(duì)應(yīng)k=8時(shí)，實(shí)信道的頻譜分配情況。需要指出的是由于實(shí)信號(hào)的頻譜是對(duì)稱的，所以只有4個(gè)獨(dú)立的信道。
圖1 實(shí)信號(hào)的信道劃分示意圖
采用上述方法進(jìn)行信道劃分有些頻點(diǎn)無(wú)法識(shí)別，為確保整個(gè)覆蓋帶寬內(nèi)無(wú)盲區(qū)，信道的劃分選擇相鄰信道50％交疊，即擴(kuò)大每個(gè)信道的處理帶寬，如圖2所示。
圖2 50％交疊的信道劃分示意圖
1. 2 多相濾波器組結(jié)構(gòu)
本文采用高速高效數(shù)字信道化結(jié)構(gòu)完成信道化接收，其數(shù)學(xué)模型如圖3所示。
圖3 高速高效數(shù)字信道化接收機(jī)結(jié)構(gòu)圖
圖3中K為系統(tǒng)劃分的信道數(shù)，M為每個(gè)信道的抽取倍數(shù)且K=FM。H（n）為原型低通濾波器的單位沖擊響應(yīng)，K個(gè)帶通濾波器都是通過(guò)該原型濾波器調(diào)制生成的，即均勻?yàn)V波器組的多相濾波分量。
第k個(gè)信道輸出為：
引入多相概念可得：
將wk=2πk/K帶入可得：
即為圖3的結(jié)構(gòu)，該結(jié)構(gòu)的信道化過(guò)程是在1／M的信號(hào)輸入速率下進(jìn)行的，可以降低整個(gè)過(guò)程的運(yùn)算量，使系統(tǒng)的復(fù)雜度和數(shù)據(jù)速率大大降低，實(shí)時(shí)處理能力得到提高。
要實(shí)現(xiàn)480～960 MHz的16信道劃分，所以選取K=16。選擇無(wú)盲區(qū)相鄰信道50％交疊的信道化分形式，F(xiàn)應(yīng)該為2。根據(jù)上述原理M=8，信號(hào)需進(jìn)行8倍抽取。
2 基于FPGA的信道化接收機(jī)實(shí)現(xiàn)
2.1 主要芯片介紹
ADC10D1000是NS最新推出的一款超高速低功耗10位模擬／數(shù)字轉(zhuǎn)換器，單通道最高采樣頻率可達(dá)到2.0 GHz，全功率帶寬為2.8 GHz。該芯片采用單電源1.9 V供電，總功耗只有2.8 W，比同級(jí)的A／D低33％，被NS列為Power Wise系列的高能源效率產(chǎn)品之一。該芯片采用292個(gè)球體的BGA封裝，令產(chǎn)品更小巧輕盈，而且散熱能力更強(qiáng)，即使沒(méi)有散熱器，系統(tǒng)也可在攝氏-40°～85°的工業(yè)級(jí)溫度范圍內(nèi)工作。該芯片的無(wú)雜散信號(hào)動(dòng)態(tài)范圍（SFDR）可高達(dá)66 dBc，達(dá)到業(yè)界最高水平，而且有效位數(shù)（ENOB）高達(dá)9.1位，為提高寬帶數(shù)字接收機(jī)的動(dòng)態(tài)范圍提供了有力的條件。
ADC10D1000與8位高速A／D相比，在許多性能上有了提高，但輸入的最大模擬電壓的峰峰值為860 mV，相較于8位高速A／D較低，使得輸入信號(hào)的功率應(yīng)在3 dB以下，建議使用時(shí)功率在2 dB以下。
選用的StratixIII系列EP3SE110F1152C4型號(hào)的FPGA。該系列的FPGA是世界上結(jié)合了最佳性能、最大密度和最低功耗的65-nm器件。具有最低的靜態(tài)和動(dòng)態(tài)功耗，比上一代器件快了25％。Stratix III FPGA系列有33.8萬(wàn)的邏輯單元（LE）和27萬(wàn)的寄存器、擁有17.2Mb的600MHz內(nèi)存和896個(gè)18x18的乘法器。Stratix III FPCA支持40多個(gè)I／O接口標(biāo)準(zhǔn)，支持高速內(nèi)核以及高速I／O，已實(shí)現(xiàn)400 MHz DDR3，并且具有業(yè)界最佳的信號(hào)完整性。
2.2 系統(tǒng)硬件設(shè)計(jì)
系統(tǒng)的硬件設(shè)計(jì)框圖如圖4所示。
圖4 系統(tǒng)的硬件設(shè)計(jì)框圖
A／D轉(zhuǎn)換是進(jìn)行數(shù)字化處理的前提，其性能直接影響接收機(jī)的整體性能。其性能指標(biāo)主要有采樣速率和分辨率。射頻前端輸出信號(hào)的中心頻率為720 MHz，帶寬為480 MHz，根據(jù)帶通采樣定理，所需A／D器件的采樣速率應(yīng)為960 MHz。要想得到大動(dòng)態(tài)范圍的接收機(jī)，所需A／D器件的分辨率應(yīng)越小越好，即輸出數(shù)據(jù)位數(shù)越多越好。綜合以上兩點(diǎn)選用了ADC10D1000。
為了給ADC10D1000提供更穩(wěn)定相噪更好的時(shí)鐘信號(hào)，該時(shí)鐘信號(hào)由外部晶振和鎖相環(huán)（LMX2312和VCO190-964）產(chǎn)生。VCO190-964的頻率范圍為951-977 MHz，單端輸出。由FPGA控制LMX2312的工作方式及工作頻率，設(shè)計(jì)選用200 kHz為相位監(jiān)測(cè)比較頻率，LMX2312通過(guò)比較自身時(shí)鐘信號(hào)與VCO反饋信號(hào)產(chǎn)生控制電壓，鎖定VCO的輸出頻率為960 MHz。
ADC10D1000輸入的時(shí)鐘信號(hào)要求為差分形式，因此要通過(guò)變壓器ADTL2-18對(duì)VCO輸出信號(hào)進(jìn)行轉(zhuǎn)換，且變壓器輸出端應(yīng)接100 Ω差分阻抗匹配A／D的輸入阻抗。A／D的輸出為L(zhǎng)VDS信號(hào)，所以在與FPGA連接時(shí)要注意100 Ω匹配電阻要靠近FPGA管腳。為保證ADC10D1000的輸出不減
少數(shù)據(jù)吞吐率，設(shè)計(jì)采用內(nèi)部1：2Demux增加數(shù)據(jù)寬度的方法，即同時(shí)并行輸出2組10位采樣數(shù)據(jù)，及DDR模式在時(shí)鐘上升沿和下降沿均輸出數(shù)據(jù)的方法降低了時(shí)鐘速率，使輸出時(shí)鐘頻率降為時(shí)鐘信號(hào)960 MHz的1／4，即240 MHz。
為了在調(diào)試時(shí)，可以很方便地修改FPGA內(nèi)部判定信號(hào)的幅度閾值，不用等待FPGA長(zhǎng)時(shí)間的編譯過(guò)程，在設(shè)計(jì)中加入DSP。DSP還可以校正相位差編碼，確立相位差的零點(diǎn)。
2.3 FPGA應(yīng)用
軟件模塊主要包括數(shù)字信道化過(guò)程和后續(xù)數(shù)據(jù)輸出整理兩部分。數(shù)字信道化部分主要由上述數(shù)學(xué)模型構(gòu)建，包括：數(shù)據(jù)抽取、符號(hào)轉(zhuǎn)換、多相濾波和IFFT。后續(xù)數(shù)據(jù)處理主要根據(jù)信道化結(jié)果得到頻率和相位信息及對(duì)同時(shí)到達(dá)三路信號(hào)的判斷。FPGA內(nèi)部處理模塊框圖如圖5所示。
圖5 FPGA內(nèi)部處理模塊框圖
2.3.1 數(shù)據(jù)抽取變換
A／D輸出的240 MHz高速采樣差分信號(hào)進(jìn)入FPGA。根據(jù)上述模型，若信道數(shù)K=16，則抽取倍數(shù)M=8，F(xiàn)PGA通過(guò)LVDS接口的串并轉(zhuǎn)換實(shí)現(xiàn)8倍抽取。設(shè)計(jì)采用QuartusⅡ的LNDS模塊完成信號(hào)的串并轉(zhuǎn)換，降低信號(hào)及時(shí)鐘速率。設(shè)計(jì)中將模塊設(shè)置成INDS receiver形式，選擇8倍轉(zhuǎn)換因子，可得輸出信號(hào)16組以及和A／D的隨路時(shí)鐘同步的60 MHz時(shí)鐘。用該時(shí)鐘作為全局時(shí)鐘驅(qū)動(dòng)后續(xù)所有處理模塊。由于A／D采樣輸出信號(hào)為偏移二進(jìn)制類型，需經(jīng)符號(hào)變換模塊后變?yōu)槎M(jìn)制補(bǔ)碼類型。
2.3.2 多相濾波器的設(shè)計(jì)與仿真
多相濾波器組采用具有穩(wěn)定系統(tǒng)、可以實(shí)現(xiàn)線性相位的FIR型數(shù)字濾波器。FIR原型濾波器的設(shè)計(jì)主要考慮采樣頻率fs、通帶波紋rp、阻帶衰減rs以及過(guò)渡帶寬。例如采用fs=960 MHz，rp=0.1 dB，rs=63 dB，過(guò)渡帶起始頻率15 MHz，截止頻率30 MHz，得到原型濾波器幅頻特性曲線如圖6所示。該低通原型濾波器的階數(shù)為192階，將原型濾波器分為32相，每相濾波器為6階。由于采用50％交疊的結(jié)構(gòu)需間隔插零，每相濾波器階數(shù)增至12階。設(shè)計(jì)使用程序編寫(xiě)乘法累加運(yùn)算實(shí)現(xiàn)FIR濾波。FIR原型濾波器的系數(shù)通過(guò)MATLAB生成導(dǎo)出，量化后寫(xiě)入FPGA的濾波器程序中。
圖6 原型濾波器幅頻特性曲線
2.3.3 IFFT運(yùn)算
IFFT運(yùn)算采用按時(shí)間抽選的基-2算法。為了加快信號(hào)處理的速度，IFFT模塊采用多級(jí)流水線設(shè)計(jì)，并且運(yùn)算模塊利用Quartus的宏產(chǎn)生。例如IFFT運(yùn)算的核心蝶形運(yùn)算可由Altmult_complex宏和lpm_add_sub宏實(shí)現(xiàn)。每次復(fù)數(shù)乘法會(huì)占用4個(gè)18x18 DSP乘法器資源，所以單路信道化的IFFT共需占用136個(gè)乘法器資源。
2.3.4 信道輸出
因?yàn)檩斎氲氖菍?shí)信號(hào)，經(jīng)IFFT得到16個(gè)信道的子帶信號(hào)。對(duì)每個(gè)信道采用旋轉(zhuǎn)數(shù)字計(jì)算機(jī)算法（CORDIC）計(jì)算每個(gè)信道信號(hào)的幅度及瞬時(shí)相位。根據(jù)CORDIC輸出的信號(hào)幅度判斷信號(hào)是否存在以及信號(hào)的起始點(diǎn)和結(jié)束點(diǎn)，給出對(duì)應(yīng)的包絡(luò)脈沖。同時(shí)利用CORDIC輸出相位根據(jù)瞬時(shí)相位差法計(jì)算頻率。為了提升測(cè)頻的準(zhǔn)確度，用脈沖上升沿平穩(wěn)后的連續(xù)4個(gè)無(wú)模糊的相位差平均值測(cè)頻，輸出載頻編碼。用兩通道信號(hào)的CORDIC輸出相位測(cè)算兩通道信號(hào)的相位差，輸出相位差編碼。
為了節(jié)省對(duì)外接口資源，最多只輸出三路信號(hào)即同時(shí)處理三路不同信號(hào)，當(dāng)某路信道上出現(xiàn)包絡(luò)脈沖時(shí)才將該信道的頻率碼和相位差碼輸出，否則不輸出。16個(gè)信道都要進(jìn)行判斷，確定是否輸出。具體流程如圖7所示，當(dāng)判斷不成立或者語(yǔ)句執(zhí)行結(jié)束時(shí)，結(jié)束程序。
圖7 輸出的判斷邏輯流程圖
3 系統(tǒng)硬件仿真與結(jié)果分析
本設(shè)計(jì)在EP3SE110F1152C4上完成了兩通道的信道化過(guò)程、信號(hào)包絡(luò)脈沖輸出及對(duì)載頻、相位差信息的編碼輸出。在硬件驗(yàn)證仿真時(shí)，用到了內(nèi)嵌式邏輯分析儀——SignalTapⅡLogic Analyzer。它是一種調(diào)試工具，能捕獲和顯示FPGA中的實(shí)時(shí)信號(hào)特性，通過(guò)JTAG接口下載FPGA配置數(shù)據(jù)和上載捕獲的信號(hào)數(shù)據(jù)，并在計(jì)算機(jī)中觀察FPGA內(nèi)部節(jié)點(diǎn)信號(hào)，使用戶可以在整個(gè)設(shè)計(jì)工作過(guò)程中以系統(tǒng)級(jí)的速度觀察硬件和軟件的交互作用。FPGA芯片各項(xiàng)資源消耗情況如表1所示，共占用82％的資源，其中包括SignalTapⅡLogicAnalyzer所占用的資源。
表1 FPGA芯片各項(xiàng)資源消耗情況
A／D的采樣精度直接影響后面的精度，因此首先對(duì)A／D進(jìn)行性能測(cè)試。信噪比RSN定義為信號(hào)峰值點(diǎn)的功率與去掉零頻以及前五階諧波分量后的所有噪聲的功率比值。信號(hào)噪聲失真比SINAD定義為信號(hào)峰值點(diǎn)的功率與去掉零頻后的所有諧波及噪聲的功率比值，其值較信噪比小。無(wú)雜散動(dòng)態(tài)范圍SFDR定義為單信號(hào)輸入時(shí)信號(hào)與最大的諧波或雜散的功率比值。
實(shí)驗(yàn)一：輸入信號(hào)頻率為由信號(hào)源Agilent 83752A產(chǎn)生的正弦波，頻率為720 MHz，幅度為-1 dBFS，采樣頻率為960MHz，從FPGA中導(dǎo)出采樣數(shù)據(jù)作8 k點(diǎn)的FFT，得信號(hào)頻譜如圖8所示。
圖8 A/D輸出720MHZ信號(hào)頻譜圖
經(jīng)計(jì)算得，信噪比RSN為47.5 dB，信號(hào)噪聲失真比SINAD為46.3 dB，有效位數(shù)ENOB為7.4 bits，無(wú)雜散動(dòng)態(tài)范圍SFDR為59 dBc。
實(shí)驗(yàn)二：用Agilent的E4438C矢量信號(hào)發(fā)生器作為中頻輸入，輸入載頻為725 MHz，PRI=10μs，PW=2μs的脈沖信號(hào)測(cè)試結(jié)果如圖9所示。圖9中第一行表示輸入信號(hào)經(jīng)過(guò)LVDS降速后的輸出波形，中間15行表示15個(gè)信道包絡(luò)脈沖輸出，倒數(shù)第二行表示有包絡(luò)脈沖輸出的那一路輸出載頻碼，最后一行表示有包絡(luò)脈沖輸出的那一路輸出的相位差碼。
圖9 輸出界面
由以上的分析可知，載頻為725 MHz信號(hào)應(yīng)該出現(xiàn)在705～735 MHz的第9信道上，輸出載頻碼為725-480=245，DSP寫(xiě)入校正編碼使輸出的相位差碼為0。由圖9可看出，只有第9信道有包絡(luò)脈沖輸出，輸出載頻碼為245，輸出的相位差碼為0，這與理論結(jié)果一致。
實(shí)驗(yàn)三：用Agilent的E4438C矢量信號(hào)發(fā)生器作為中頻輸入，輸入載頻為725 MHz，PRI=10μs，PW=2μs的脈沖信號(hào)。用示波器同時(shí)采集輸入中頻脈沖信號(hào)和輸出的信號(hào)包絡(luò)脈沖，可得信號(hào)載頻碼和相位差碼輸出延遲時(shí)間，即整個(gè)系統(tǒng)延遲時(shí)間測(cè)試結(jié)果如圖10所示。上邊的一條線為輸入的中頻脈沖信號(hào)，下邊的一條線為輸出的信號(hào)包絡(luò)脈沖，由圖10可以看出系統(tǒng)延遲時(shí)間小于1.3μs，保證了系統(tǒng)的實(shí)時(shí)處理。
圖10 系統(tǒng)延遲時(shí)間
實(shí)驗(yàn)四：用一臺(tái)Agilent的E4438C矢量信號(hào)發(fā)生器和兩臺(tái)Agilent的83752A作為中頻輸入，分別輸入載頻510MHz，PRI=100μs，PW=10μs；載頻為720MHz，PRI=90μs，PW=8μs；載頻為930 MHz，PRI=80μs，PW=20μs的三路脈沖信號(hào)。用示波器采集三路信號(hào)包絡(luò)脈沖輸出接口信號(hào)，可得系統(tǒng)對(duì)多信號(hào)處理結(jié)果如圖11所示。最上邊的線為第一路包絡(luò)脈沖輸出接口，中間的線為第二路包絡(luò)脈沖輸出接口，下邊的線為第三路包絡(luò)脈沖輸出接口。當(dāng)信號(hào)在時(shí)域交疊時(shí)，由不同的輸出接口輸出包絡(luò)脈沖；否則在第一路輸出接口輸出。由圖11可以看出系統(tǒng)完成了對(duì)同時(shí)到達(dá)多信號(hào)的處理。
圖11 系統(tǒng)的多信號(hào)處理結(jié)果
4 結(jié)論
本文結(jié)合工程實(shí)際，完成了960MHz的16通道數(shù)字信道化接收機(jī)的FPGA實(shí)現(xiàn)。采用多相濾波器的高速高效數(shù)字信道化結(jié)構(gòu)實(shí)現(xiàn)的數(shù)字信道化接收機(jī)，既能保證寬瞬時(shí)帶寬要求，又能達(dá)到實(shí)時(shí)處理的目的；與傳統(tǒng)的數(shù)字信道化結(jié)構(gòu)節(jié)省硬件資源，提高系統(tǒng)的整體工作性能。FPGA仿真結(jié)果表明該模型在FPGA上實(shí)現(xiàn)的可行性以及實(shí)用性，并且實(shí)現(xiàn)了預(yù)期的指標(biāo)要求。