隨著3G 牌照的發(fā)放,在3G 網(wǎng)絡(luò)建設(shè)的初期,直放站是移動通信網(wǎng)絡(luò)優(yōu)化的重要設(shè)備,而直放站核心部分數(shù)字中頻技術(shù)在現(xiàn)代通信系統(tǒng)中具良好的應(yīng)用前景。但數(shù)字中頻系統(tǒng)主要部分ADC、DAC對采樣時鐘的要求很高,其在很大程度上決定了系統(tǒng)的整體性能。本文就該數(shù)字中頻方案所要求的采樣時鐘,設(shè)計了基于AD9516 的時鐘合成方案。與同類方案如某款芯片加外置VCO 比較,該方案在設(shè)計靈活性、芯片功能特性、電路簡單、成本低等方面均有很大的優(yōu)勢。文中介紹了AD9516 芯片特性,著重說明了其在本方案中的具體應(yīng)用,以及此處MCU 如何以FPGA 為橋梁與AD9516 芯片進(jìn)行數(shù)據(jù)配置,還分析了時鐘相位噪聲與抖動對SNR 的影響,最后對制作出來的PCB 板進(jìn)行了時鐘相噪與抖動以及系統(tǒng)SNR 的測試,結(jié)果證明該方案有很好的應(yīng)用價值。

　　1 　數(shù)字中頻系統(tǒng)整體硬件框圖介紹

　　本數(shù)字中頻系統(tǒng)射頻模擬輸入信號中心頻率為162 MHz ,10 MHz 帶寬的CDMA2000 信號,系統(tǒng)上下鏈路前后端均有衰減器對信號進(jìn)行動態(tài)增益控制,該衰減器工作由FPGA 程序?qū)嵭性诰€操作實現(xiàn)。硬件電路設(shè)計時系統(tǒng)要求選用高性能的ADC、FPGA、DAC 芯片,整個PCB 板由上下兩路射頻電路,時鐘部分,MCU 部分,以及電源組成,電路板上各個芯片的數(shù)據(jù)讀寫由ARM 單片機(jī)LPC2103 通過FPGA 控制。

　　具體電路框圖及各部分芯片選用如圖1 所示:

圖1 　整體硬件電路設(shè)計框圖

　　由于ADC、DAC 芯片都為高精度的數(shù)模轉(zhuǎn)換芯片,對時鐘的相噪和抖動有很高的要求,故必須選擇性能優(yōu)異的時鐘合成芯片。根據(jù)所定的信號處理方案,時鐘合成單元需提供三路時鐘輸出作為上下兩路的ADC、DAC 的采樣時鐘。其中上下路ADC芯片為11 bit 、140 MSimple/ s 采樣速率的AD80141 各一片,需兩路125 MHz 時鐘;DAC 芯片為雙通道16 bit 、最高可達(dá)500 MSimple/ s 采樣速率的DAC5687 ,上下路共用一片,故只需一路500MHz 時鐘。

　　2 　頻率合成單元設(shè)計

　　基于上述要求,綜合考慮提出一種新的基于AD9516 工作于內(nèi)部VCO 模式的采樣時鐘合成方案,該方案無論從芯片功能、系統(tǒng)要求、設(shè)計的靈活性,還是同類方案成本方面都能很好的滿足項目要求。并且在整體中頻系統(tǒng)PCB 板布局布線時,會盡量考慮時鐘線的信號完整性,優(yōu)化時鐘信號質(zhì)量,測試結(jié)果證明所定方案完全符合要求。

　　2.1 　AD9516 芯片簡介

　　頻率合成單元采用AD 公司的AD9516 芯片,它是一款集低相位噪聲時鐘發(fā)生和低抖動14通道時鐘分配功能于一體的時鐘合成器,其結(jié)構(gòu)圖如圖2 所示:

圖2 　AD9516 結(jié)構(gòu)圖

　　其內(nèi)部集成1 個整數(shù)N 分頻的頻率合成器,能輸出所需的任何同步時鐘;2 個參考輸入端,方便選擇是單端或者差分參考輸入;1 個片上壓控振蕩器(VCO) ,使得VCO 集成與芯片內(nèi)部,既節(jié)約了成本又使得電路設(shè)計簡單方便; 3 對高至116GHz 的LVPECL 時鐘輸出和2 對高至800 MHz 的LVDS時鐘輸出,LVDS 時鐘輸出可為200 MHz 的兩通道CMOS 輸出,擁有靈活的時鐘設(shè)計選擇特性;另外還有可調(diào)延遲線和14 個時鐘驅(qū)動器等。

　　AD9516 可設(shè)置3 種工作模式, 包括外部VCO、外部CL K 以及內(nèi)部VCO ,本系統(tǒng)設(shè)計采用內(nèi)部VCO ;通過REN_SEL 的不同接法,將參考輸入頻率工作模式確定為單端輸入;L F 與CP 管腳通過外部環(huán)形濾波為VCO 提供反饋電壓; LD 與STA TUS 管腳用來查詢芯片是否鎖定。

　　AD9516 的輸出管腳選擇是用戶自己定義的,從結(jié)構(gòu)圖可知OU T0 和OU T1 、OU T2 和OU T3 、OU T4 和OU T5 這三對可以直接輸出LVPECL 電平,且每對輸出時鐘是一樣的。由于AD80141 和DAC5687 均可直接使用LVPECL 電平信號,考慮布局需要選擇OUT0 與OUT0B、OUT1 與OUT1B、OUT 與OUT2B 三組,分別向ADC、DAC 提供兩路125 MHz 與一路500 MHz 的LVPECL 電平采樣時鐘。而FPGA 工作所需要的時鐘頻率由ADC 與DAC 芯片采樣時產(chǎn)生的隨入時鐘提供,以達(dá)到FPGA與ADC 與DAC 之間數(shù)據(jù)傳輸與處理同步。

　　考慮到時鐘線傳輸距離以及AD80141 和DAC5687 均能直接使用差分信號,布線時決定采用差分走線。為了盡可能避免系統(tǒng)中衰減器高動態(tài)增益控制線之間的串?dāng)_,PCB 板定為8 層板結(jié)構(gòu)。根據(jù)所選的板層結(jié)構(gòu),布線時經(jīng)信號完整性仿真[2 ] 盡量優(yōu)化信號質(zhì)量,且采用100Ω 差分走線,兩端進(jìn)行100Ω 電阻匹配,差分時鐘線走線時盡可能短且不打過孔,走PCB 表層,并加隔離帶。

　　2.2 　AD9516 與MCU通信方式

　　AD9516 的寄存器數(shù)據(jù)配置是由單片機(jī)通過SPI 接口完成的,而MCU 模塊是整個系統(tǒng)進(jìn)行協(xié)調(diào)控制的中樞,它控制PCB 上各個芯片的數(shù)據(jù)配置及工作。由于系統(tǒng)芯片控制管腳很多, 單片機(jī)L PC2103 的全部32 個P 口直接與所有芯片連線控制,管腳不足,故此系統(tǒng)中AD9516 不能與單片機(jī)直接通信。對此采用FPGA 普通I/ O 口的對單片機(jī)進(jìn)行管腳擴(kuò)展,將單片機(jī)中配置各個芯片的引腳進(jìn)行復(fù)用,即將FPGA 作為中介橋梁。

　　實現(xiàn)方法為:將單片機(jī)上兩個普通I/ O 口(X0 、X1) 外加一組普通I/ O 口(W0 至W5) 連接到FP2GA 普通I/ O 口上,單片機(jī)編程時設(shè)定X0 、X1 腳用作選通開關(guān)功能,W0 至W5 腳用作數(shù)據(jù)讀寫等功能,而AD80141 (上下路) 、DAC5687 、AD9516 等芯片所需的數(shù)據(jù)腳及控制腳均連接到FPGA 普通I/ O口上。這樣FPGA 內(nèi)部就能用一組狀態(tài)機(jī)程序通過X0 = 0 或1 、X1 = 0 或1 的四種不同組合分別將W0 至W5 這一組引腳分別選通連接至各個芯片,對他們進(jìn)行數(shù)據(jù)讀寫及各種控制,實現(xiàn)有限引腳最多應(yīng)用。這樣通過MCU 設(shè)置X0 = 1 、X1 = 1 的組合可實現(xiàn)單片機(jī)通過FPGA 與AD9516 進(jìn)行數(shù)據(jù)通信。具體示意圖如圖3 所示:

圖3 　單片機(jī)整體配置方式

　　2.3 　AD9516 內(nèi)部主要寄存器配置AD9516 的加載模式為串口同步加載,串行控制端允許對AD9516 所有寄存器的配置進(jìn)行讀/ 寫,AD9516 串行控制可以配置為單一的雙I/ O 引腳(SDIO) 或兩個單向引腳( SDIO/ SDO) 模式,默認(rèn)模式下,AD9516 為雙端模式。本系統(tǒng)選擇雙端配置模式,串行接口為簡單的SPI 接口,所用到的控制線為:數(shù)據(jù)讀寫線SDIO、加載時鐘線SCL K、串行接口片選線CSB ,具體配置時序可見相關(guān)芯片資料。

　　AD9516 時鐘輸出涉及到的分頻寄存器有: 用于PLL 產(chǎn)生穩(wěn)定VCO 的R ,A 和B 寄存器、時鐘輸出分頻寄存器、每對輸出端口分頻寄存器。PLL 的R、A 和B 這3 個寄存器需相互配合設(shè)置,VCO 才能工作在所需的頻率范圍內(nèi),否則將導(dǎo)致不能鎖存鎖相模塊。其關(guān)系見式(1) :

　　其中P 為比例因子可選2 、4 、6 、8 、16 或32 ,這里選擇16 較為合適。

　　時鐘輸出分頻器可以設(shè)置為2 至6 中的任意整數(shù),輸出端口的每個分頻器可選用1 至32 中的任意整數(shù)作為分頻參數(shù)。設(shè)計時可以利用AD 公司官網(wǎng)上下載的輔助開發(fā)工具“AD9516_17_18 EvaluationSof tware”進(jìn)行R、A、B 和各分頻器的設(shè)置選擇。

　　各除數(shù)值設(shè)計如下:由于外部參考晶振提供的參考頻率f REF 為10 MHz ,故R 選1 滿足要求;根據(jù)式(1) 以及需要輸出125 MHz 和500 MHz 頻率,A 選6 ,B 選9 ,使得VCO 工作于115GHz ;外加VCO 分頻器設(shè)為3 ,輸出端口寄存器DIVIDER0 取4 ,DI2VIDER1 取1 。將上述數(shù)據(jù)轉(zhuǎn)化為十六進(jìn)制數(shù)通過單片機(jī)寫入AD9516 對應(yīng)寄存器,即可最終得到OU T0 與OU T1 輸出125 MHz , OU T2 輸出500 MHz 的時鐘頻率。

　　3 　時鐘的性能測試

　　3.1 　時鐘抖動與相位噪聲計算方法簡介

　　此系統(tǒng)中前端最重要的是ADC 的采樣,其性能對信號的后續(xù)處理有著重要的影響。除了本身的量化噪聲及熱噪聲等噪聲外,最主要的就是時鐘的抖動對其采樣產(chǎn)生的噪聲了。

　　一般時鐘抖動對信噪比( SNR) 的影響可用式(2) 來確定:

　　其中f 為模擬輸入頻率, t 為時鐘抖動率?？梢钥闯鲈诖_定模擬輸入頻率的情況下,時鐘抖動值對SNR 有著決定性的影響。而時鐘總的周期抖動是各種抖動平方和的平方根函數(shù),見式(3) :

　　其中: tfloor 為熱噪聲引起的抖動, 為主要值, tphase 與Σtspurious 分別為相位噪聲引起的抖動和雜散成分引起的抖動和, 在一般情況下后兩項相對tfloor 來說較小可忽略。故tfloor簡化為計算式(4) :

　　其中為f 0 載波頻率, L 是在一定頻率偏移處的相位噪聲。

　　3.2 　時鐘測試結(jié)果

　　該方案PCB 板繪制制作出來后,經(jīng)過程序?qū)⒏餍酒呐渲脭?shù)據(jù)由單片機(jī)通過FPGA 寫進(jìn)各自寄存器,并對電路板時鐘部分以及其他各部分進(jìn)行了仔細(xì)的調(diào)試,最終得到時鐘頻率的相噪和抖動測試數(shù)據(jù)。

　　相位噪聲即短期頻率穩(wěn)定度,一般是指在系統(tǒng)內(nèi)各種噪聲作用下引起的輸出信號相位的隨機(jī)起伏,他對電路系統(tǒng)有很大的影響,是衡量頻率合成器信號純度的主要依據(jù),這里使用直接頻譜分析法對時鐘相噪進(jìn)行測量。測量時通常被指定為偏離載波的某個頻率處的1 Hz 帶寬之內(nèi)噪聲功率與載波功率之比。表1 是兩個125 MHz 與500 MHz 時鐘頻率在載波不同偏離處的相位噪聲測試結(jié)果:

表1 　時鐘相位噪聲測試結(jié)果　單位:dBc/ Hz

　　各時鐘測試結(jié)果通過與Aglient 信號發(fā)生器直接產(chǎn)生的頻率相比,性能較好。運(yùn)用其中一組數(shù)據(jù)500 MHz 在頻偏1 MHz 處的單位相位噪聲-144dBc/ Hz 作為估計輸出信號的熱噪聲基底,通過式(4) 計算輸出信號抖動為:

　　這個信號抖動值,對照11bit 的模數(shù)轉(zhuǎn)換芯片AD80141 的信噪比、輸入頻率及時鐘抖動關(guān)系圖(圖4) ,可見其SNR 在65dB 左右,完全符合項目要求。

圖4 　SNR、輸入頻率及時鐘抖動關(guān)系圖

　　3.3 　總體測試結(jié)果

　　采用此時鐘方案,系統(tǒng)整體性能也較為理想,調(diào)試中將各中心頻率為162 MHz 的大小信號輸入測試,結(jié)果均符合要求。例如:中心頻率為162 MHz ,正負(fù)頻偏各為0164 MHz 的雙音信號信號經(jīng)過此系統(tǒng)處理后,最終信噪比能達(dá)到65dB ,符合項目指標(biāo)需要。雙音信號測試結(jié)果如圖5 所示:

圖5 　雙音信號測試結(jié)果

　　4 　結(jié)束語

　　數(shù)字中頻技術(shù)在現(xiàn)代通信系統(tǒng)中應(yīng)用前景廣泛,本文介紹的這種基于AD9516 的數(shù)字中頻系統(tǒng)采樣時鐘合成方案,具有性能優(yōu)異、應(yīng)用靈活、電路簡單、成本低等優(yōu)勢,測試結(jié)果表明具有良好的性能,在通信、電子、醫(yī)療等需要時鐘的領(lǐng)域有廣泛應(yīng)用價值。另外系統(tǒng)中AD80141 芯片由于前端匹配不當(dāng)會產(chǎn)生信號反射效應(yīng),進(jìn)而影響輸入信號質(zhì)量,故對它的前端線圈匹配是個需要注意的地方,做好該匹配對SNR 還將有進(jìn)一步提高。