基于JESD204B的1 GS/s、16-bit數(shù)據(jù)采集系統(tǒng)研究
所屬分類：技術(shù)論文
上傳者：aetmagazine
文檔大?。?span>784 K
標(biāo)簽： 數(shù)據(jù)采集系統(tǒng) JESD204B 確定性延遲
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文檔介紹：采用“ADC+FPGA”的架構(gòu)，設(shè)計(jì)了1 GS/s、16-bit高速高精度數(shù)據(jù)采集系統(tǒng)，實(shí)現(xiàn)了大動(dòng)態(tài)范圍(>1 000倍)信號(hào)的單信道測(cè)量功能。研究采用周期sysref和脈沖sysref兩種模式，分別建立了穩(wěn)定連接的、具有確定性延遲的JESD204B連接，對(duì)比了兩種模式下的采樣數(shù)據(jù)頻譜差別，結(jié)合硬件設(shè)計(jì)、固件設(shè)計(jì)的注意事項(xiàng)，推薦采用周期sysref建立JESD204B連接。研究分析采樣數(shù)據(jù)的時(shí)域波形和頻率譜密度，驗(yàn)證了ADC芯片內(nèi)部包含4個(gè)片上ADC通道的結(jié)論。
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