摘  要： 提出一種新的高速并行采樣技術(shù)架構(gòu)以及基于可編程芯片技術(shù)和支持靈活配置的并行處理嵌入式硬件架構(gòu)。該平臺(tái)集多通道高速采集、大容量數(shù)據(jù)存儲(chǔ)、高性能DSP與大規(guī)模FPGA緊耦合實(shí)時(shí)處理等功能于一體，在綜合集成與應(yīng)用方面具有創(chuàng)新性，能夠保障對(duì)多模式、多速率、多頻段信號(hào)分析在信號(hào)層上頻域的寬闊全覆蓋和時(shí)域的連續(xù)性，同時(shí)又因其硬件上提供了豐富的資源裕量，因而可以滿(mǎn)足信息層上對(duì)多種標(biāo)準(zhǔn)和協(xié)議分析的需求及應(yīng)對(duì)其未來(lái)的演進(jìn)。
關(guān)鍵詞： CPCI總線(xiàn)；一體化；現(xiàn)場(chǎng)可編程門(mén)陣列；數(shù)字信號(hào)處理器

    為了克服傳統(tǒng)監(jiān)測(cè)測(cè)向處理系統(tǒng)通用性和擴(kuò)展性差的缺點(diǎn)[1]，本文依托軟件無(wú)線(xiàn)電技術(shù)[2]，對(duì)一體化設(shè)計(jì)所需的高速實(shí)時(shí)數(shù)據(jù)采集以及高速實(shí)時(shí)分析處理所需的終端處理硬件結(jié)構(gòu)進(jìn)行了深入闡述。該系統(tǒng)能夠滿(mǎn)足目前新體制和復(fù)雜信號(hào)環(huán)境下的監(jiān)測(cè)測(cè)向設(shè)備各項(xiàng)指標(biāo)要求，在有效節(jié)約資源和成本的同時(shí)，擁有較高水平的多系統(tǒng)集成效能。在研究過(guò)程中，本文綜合考慮目前數(shù)字處理終端與不同類(lèi)型CPU(主機(jī))的接口與結(jié)構(gòu)關(guān)系的優(yōu)缺點(diǎn)，最終選擇了基于Compact PCI體系的高性能監(jiān)測(cè)測(cè)向處理平臺(tái)設(shè)計(jì)方案。
1 系統(tǒng)結(jié)構(gòu)
    本文所述的平臺(tái)結(jié)構(gòu)具有靈活性和開(kāi)放性的特點(diǎn)，其主要工作原理為：大規(guī)模FPGA用于接收多通道高速采樣數(shù)據(jù)流，完成必要的預(yù)處理；主控FPGA依據(jù)每路信號(hào)的處理要求仲裁各路FPGA/DSP的片選信號(hào)，同步啟動(dòng)進(jìn)行實(shí)時(shí)處理；多片實(shí)時(shí)處理DSP和主控FPGA緊耦合構(gòu)成并行處理系統(tǒng)的核心；最后通過(guò)局部總線(xiàn)接口送入中央處理CPU作進(jìn)一步分析處理，完成信息的綜合存儲(chǔ)管理等[3]。系統(tǒng)結(jié)構(gòu)框圖如圖1所示。

2 具體方案
2.1 高速數(shù)據(jù)采集
    高速數(shù)據(jù)采集是高性能監(jiān)測(cè)測(cè)向處理平臺(tái)研究[4]的首要問(wèn)題。其設(shè)計(jì)與實(shí)現(xiàn)，一方面由需求引導(dǎo)，另一方面也要求對(duì)系統(tǒng)各個(gè)環(huán)節(jié)有整體的把握。合理設(shè)計(jì)模擬信號(hào)調(diào)理電路、高穩(wěn)時(shí)鐘產(chǎn)生電路、高速數(shù)據(jù)流傳輸路徑、合理的時(shí)序及控制邏輯，并充分考慮信號(hào)完整性和電磁兼容等問(wèn)題，是設(shè)計(jì)一個(gè)高性能數(shù)據(jù)采集模塊的基本保障。
    對(duì)于本文所關(guān)注的高速數(shù)據(jù)采集而言，若直接采用滿(mǎn)足采樣率設(shè)計(jì)要求的單片ADC芯片實(shí)現(xiàn)，會(huì)帶來(lái)動(dòng)態(tài)范圍不夠、缺乏靈活性和成本較高、風(fēng)險(xiǎn)較大等問(wèn)題。而如果選擇采用多片采樣率較低的芯片用交替采樣的方法來(lái)實(shí)現(xiàn)高速采樣的方案，則電路較復(fù)雜，而且多片ADC之間延時(shí)的不一致和增益的不匹配會(huì)使采樣后的信號(hào)難以無(wú)失真的復(fù)合。鑒于此，本文所述的高速數(shù)據(jù)采集設(shè)計(jì)思路是：模塊化設(shè)計(jì)具有適當(dāng)采樣率的A/D板，基于頻帶分割和精確同步觸發(fā)的寬帶、大動(dòng)態(tài)數(shù)據(jù)采集方案。本技術(shù)架構(gòu)在硬件設(shè)計(jì)上具有模塊化、可擴(kuò)展的特色，在性能上具有等效采樣率高及采樣帶寬不受ADC及調(diào)理電路限制的優(yōu)點(diǎn)。采集模塊工作原理如圖2所示。

    高速ADC是大功耗器件，通常更高的采樣率將消耗更多的功耗。在使用多ADC多通道的系統(tǒng)中，耗散問(wèn)題則更為嚴(yán)重。Linear推出低功耗14 bit、125MS/s ADC LTC2261，該器件功耗127 mW，用1.8 V低壓模擬電源工作，提供73.4 dB的信噪比和85 dB的無(wú)寄生動(dòng)態(tài)范圍。0.17 ps RMS的超低孔徑抖動(dòng)允許其以卓越噪聲性能進(jìn)行中頻欠采樣。創(chuàng)新性數(shù)字輸出可以設(shè)置為全速率CMOS、雙數(shù)據(jù)速率CMOS或雙數(shù)據(jù)速率LVDS。雙數(shù)據(jù)速率數(shù)字輸出允許數(shù)據(jù)在時(shí)鐘的上升沿和下降沿發(fā)送，從而將所需數(shù)據(jù)線(xiàn)數(shù)量減少了一半。另外，對(duì)高速信號(hào)進(jìn)行高分辨率的數(shù)字化處理需審慎設(shè)計(jì)時(shí)鐘電路，就LTC2261和LTC其他高速14 bit系列ADC所表現(xiàn)出的性能看，在高速采樣時(shí)，0.5 ps的抖動(dòng)就可對(duì)SNR產(chǎn)生明顯影響。由公式(1)可以看出，采樣速率越高、轉(zhuǎn)換位數(shù)越多，對(duì)A/D采樣時(shí)鐘的抖動(dòng)指標(biāo)要求就越高。
   
    就LTC2261來(lái)說(shuō)，10 ps的時(shí)鐘抖動(dòng)將在輸入頻率為1 MHz時(shí)產(chǎn)生0.8 dB的SNR損耗。而在輸入頻率為120 MHz時(shí)，SNR將被降低至41.1 dB。這給高精度時(shí)鐘電路設(shè)計(jì)帶來(lái)了挑戰(zhàn)，通常只有選擇昂貴的高性能壓控晶體振蕩器才能保證應(yīng)有的性能。而美國(guó)國(guó)家半導(dǎo)體公司提供的超低噪聲時(shí)鐘抖動(dòng)濾波器LMK04000系列提供了另外一種低成本的選擇。該濾波器采用簡(jiǎn)潔的外置晶體及級(jí)聯(lián)PLLatinum架構(gòu)，12 kHz～20 MHz的RMS抖動(dòng)為150 fs，100 Hz～20 MHz抖動(dòng)為200 fs，時(shí)鐘輸出信號(hào)為L(zhǎng)VPECL/2VPECL、LVDS和LVCMOS，可以有效改善系統(tǒng)的性能及準(zhǔn)確度。其特點(diǎn)是內(nèi)置高性能的級(jí)聯(lián)鎖相環(huán)(共2個(gè))、低噪聲晶體振蕩器、高性能的內(nèi)置壓控振蕩器以及低噪聲分頻器和驅(qū)動(dòng)器。第一個(gè)鎖相環(huán)有2個(gè)不同配置可供選擇，可以選用簡(jiǎn)單的外置晶體振蕩器或壓控晶體振蕩器模塊執(zhí)行濾除抖動(dòng)功能。第二個(gè)鎖相環(huán)可利用內(nèi)置壓控振蕩器產(chǎn)生低噪聲時(shí)鐘。
2.2 高速高流量數(shù)據(jù)存儲(chǔ)
    采樣速率及分辨率越高，則轉(zhuǎn)換后的數(shù)據(jù)流傳輸帶寬越大，對(duì)后續(xù)數(shù)據(jù)傳輸?shù)膶?shí)時(shí)調(diào)度和連續(xù)存儲(chǔ)的要求就相應(yīng)提高。現(xiàn)在通常采用的方法是通過(guò)擴(kuò)展位寬以降低傳輸速率[4-6]。但是，如果通過(guò)擴(kuò)展位寬實(shí)現(xiàn)高速數(shù)據(jù)流的實(shí)時(shí)海量數(shù)據(jù)存儲(chǔ)必將增大設(shè)備規(guī)模，對(duì)存儲(chǔ)深度或者持續(xù)采集時(shí)間的限制也是非常突出的。本文對(duì)存儲(chǔ)容量、訪(fǎng)問(wèn)速度、存儲(chǔ)區(qū)管理的靈活性進(jìn)行了研究，結(jié)合FLASH存儲(chǔ)陣列，設(shè)計(jì)實(shí)現(xiàn)了基于FLASH存儲(chǔ)器的高速高流量數(shù)據(jù)存儲(chǔ)卡。該存儲(chǔ)卡符合CPCI 6U標(biāo)準(zhǔn)，具有模塊化、標(biāo)準(zhǔn)化、易擴(kuò)展以及高穩(wěn)定性等特點(diǎn)，解決了數(shù)字后處理過(guò)程中在編碼分析和協(xié)議解析階段對(duì)連續(xù)無(wú)失真采樣數(shù)據(jù)的實(shí)時(shí)存儲(chǔ)難題。其主要研究?jī)?nèi)容包括：采用FPGA進(jìn)行高速信號(hào)的調(diào)度處理和緩存，以解決高速數(shù)字接口的問(wèn)題；采用超大規(guī)模FPGA實(shí)現(xiàn)對(duì)存儲(chǔ)區(qū)的可在線(xiàn)配置靈活管理，以實(shí)現(xiàn)整個(gè)模塊的高集成度、高可靠性、存儲(chǔ)區(qū)管理靈活（支持冗余備份）等目標(biāo)。由此實(shí)現(xiàn)的海量數(shù)據(jù)存儲(chǔ)子系統(tǒng)結(jié)構(gòu)采用標(biāo)準(zhǔn)化、模塊化設(shè)計(jì)，具有高速率、低功耗、可移植、易擴(kuò)展的特性，可以滿(mǎn)足不同任務(wù)的需要。
    圖3所示是本文設(shè)計(jì)的基于CPCI標(biāo)準(zhǔn)的大存儲(chǔ)容量、高傳輸帶寬的通用數(shù)據(jù)存儲(chǔ)板。板載1片Stratix III E與2片Cyclone III FPGA以及96片NAND FLASH。StratixIII E是存儲(chǔ)板數(shù)據(jù)接收和分發(fā)的樞紐，該器件可應(yīng)對(duì)存儲(chǔ)器較多的應(yīng)用，為采用乒乓結(jié)構(gòu)對(duì)數(shù)據(jù)進(jìn)行緩存提供資源，主要完成以下功能：提供高達(dá)1 Gb/s的差分傳輸速率；通過(guò)PCI接口芯片PCI9656連接到PCI總線(xiàn)上，實(shí)現(xiàn)64 bit的局部總線(xiàn)；通過(guò)J4/J5實(shí)現(xiàn)板間自定義的高速差分?jǐn)?shù)據(jù)傳輸。2片低成本Cyclone III分別連接48片NAND，實(shí)現(xiàn)數(shù)據(jù)的高速分發(fā)和NAND陣列的二級(jí)管理。在高速數(shù)據(jù)存儲(chǔ)卡的設(shè)計(jì)過(guò)程中，打通主機(jī)與存儲(chǔ)模塊之間的數(shù)據(jù)傳輸通道是調(diào)試的重點(diǎn)，這涉及FPGA中PCI本地端匹配邏輯的設(shè)計(jì)。一個(gè)典型的基于狀態(tài)機(jī)設(shè)計(jì)的匹配邏輯時(shí)序如圖4所示。

2.3 緊耦合和支持靈活配置的并行處理模塊
    主處理平臺(tái)的計(jì)算能力往往構(gòu)成了獲取寬帶信號(hào)時(shí)頻域完整信息的瓶頸。本文針對(duì)一體化設(shè)計(jì)的具體需求探討了一種緊耦合和支持靈活配置的并行處理硬件架構(gòu)來(lái)解決這一問(wèn)題[3]。信號(hào)處理不同模塊有不同的運(yùn)算特點(diǎn)，設(shè)計(jì)過(guò)程中，不同的模塊需要選擇在不同的器件中完成[7]。FPGA設(shè)置靈活，但是主頻很難做高，通常只有幾百M(fèi)Hz，這與DSP的幾千MHz甚至于GHz相去甚遠(yuǎn)。因而，對(duì)復(fù)雜的運(yùn)算和協(xié)議分析適合采用DSP處理，而FPGA則偏重于計(jì)算量大、運(yùn)算結(jié)構(gòu)簡(jiǎn)單的并行處理，在諸如數(shù)字下變頻（DDC）、匹配濾波器、FFT的設(shè)計(jì)中具有更好的性能，而且開(kāi)發(fā)方便。同時(shí)，要充分體現(xiàn)軟件無(wú)線(xiàn)電的思想，達(dá)到通用性與一體化的要求，可重配置技術(shù)的突破是必須完成的任務(wù)。FPGA具有的硬件可重構(gòu)性是GPP、DSP所沒(méi)有的功能，所以本文采用基于大規(guī)模FPGA+高性能DSP的主處理平臺(tái)設(shè)計(jì)方案也是保證系統(tǒng)結(jié)構(gòu)具有可重配置特性的前提。同時(shí)，為了保障與本總線(xiàn)式結(jié)構(gòu)平臺(tái)的各個(gè)組成部分有好的通聯(lián)性，并考慮到系統(tǒng)性能和處理能力的可擴(kuò)展性，本模塊采用CPCI作為互聯(lián)控制總線(xiàn)，設(shè)計(jì)遵循CPCI 6U規(guī)范，并預(yù)留有SRIO(J3)、高速自定義IO(J4、J5)作為模塊之間或板級(jí)芯片之間高速數(shù)據(jù)流共享和協(xié)同處理的通道。該并行處理模塊硬件功能相對(duì)獨(dú)立，可方便功能需要的裁剪定制。同時(shí)，這些特征也決定了硬件平臺(tái)具有較長(zhǎng)的使用周期，節(jié)約了研發(fā)經(jīng)費(fèi)。并行處理模塊原理框圖如圖5所示。

    本并行處理模塊采用TI全新高性能1.2 GHz單核DSP TMS320C6455作為并行處理的核心，為同時(shí)執(zhí)行多通道處理任務(wù)和應(yīng)對(duì)同時(shí)執(zhí)行多個(gè)軟件的高強(qiáng)度、高性能應(yīng)用提供資源。C6455在統(tǒng)一器件上完美結(jié)合了高帶寬外設(shè)集成(千兆以太網(wǎng)MAC)、Serial RapidIO(SRIO)、運(yùn)行速率553 MHz的DDR2存儲(chǔ)器接口以及更大的存儲(chǔ)器（L2存儲(chǔ)器達(dá) 2 MB）。這些為提高常用算法的處理效率、提高系統(tǒng)擴(kuò)展能力提供了原始支撐，滿(mǎn)足了一體化的高性能設(shè)計(jì)要求。
    本文基于最新技術(shù)，就高性能監(jiān)測(cè)測(cè)向處理平臺(tái)設(shè)計(jì)所需的高速數(shù)據(jù)采集、數(shù)據(jù)傳輸、實(shí)時(shí)處理等核心技術(shù)進(jìn)行了研究，實(shí)現(xiàn)了通用系統(tǒng)的多功能性與專(zhuān)用系統(tǒng)的針對(duì)性的有機(jī)結(jié)合，在一體化集成與應(yīng)用研究方面具有創(chuàng)新性。在充分體現(xiàn)資源裕量設(shè)計(jì)的基礎(chǔ)上，該平臺(tái)具有很好的實(shí)時(shí)處理分析和信息綜合性能，可以滿(mǎn)足多種應(yīng)用背景和不同技術(shù)指標(biāo)的需求，在工作方式上具有高度的靈活性和適應(yīng)性。
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