可編程邏輯器件(PLD)廣泛應(yīng)用在各種電路設(shè)計中?；诓檎冶砑夹g(shù)、SRAM工藝的大規(guī)模PLD/FPGA，密度高且觸發(fā)器多，適用于復(fù)雜的時序邏輯，如數(shù)字信號處理和各種算法的設(shè)計。這類器件使用SRAM單元保存配置數(shù)據(jù)。配置數(shù)據(jù)決定了PLD內(nèi)部互連和功能，改變配置數(shù)據(jù)，也就改變了器件的邏輯功能。SRAM編程時間短，為系統(tǒng)動態(tài)改變PLD的邏輯功能創(chuàng)造了條件。但由于SRAM的數(shù)據(jù)是易失的，配置數(shù)據(jù)必須保存在PLD器件以外的非易失存儲器內(nèi)，才能實現(xiàn)在線可重配置(ICR)。
1 在應(yīng)用配置(動態(tài)配置)
　　同一設(shè)備在實現(xiàn)不同的應(yīng)用時，要求FPGA實現(xiàn)不同的功能。如手持多媒體設(shè)備，可拍攝分辨率較高的靜止圖像照，采用JPEG2000壓縮，也可傳送活動圖像，采用H.263,H.264/AVC等。單純使用軟件實現(xiàn)速度慢，需要對算法進行精細(xì)的優(yōu)化；而使用硬件實現(xiàn)則速度快，但靈活性差。為此，采用微處理器和FPGA相結(jié)合來實現(xiàn)手持多媒體終端，微處理器實現(xiàn)程序控制，F(xiàn)PGA實現(xiàn)大量的規(guī)則運算。此外，手持設(shè)備的某些應(yīng)用(如靜止圖像和活動視頻壓縮)可能并不同時實現(xiàn)。若在一片F(xiàn)PGA同時實現(xiàn)這些功能，不僅布線復(fù)雜，功能難以實現(xiàn)，而且需要更大規(guī)模的FPGA。若使用不同的配置數(shù)據(jù)進行配置，使FPGA在不同時刻實現(xiàn)不同的功能，則FPGA的容量可以顯著降低，從而降低設(shè)備的體積、功耗及成本。
　　使用在應(yīng)用配置時，首先把應(yīng)用分集，可能同時運行的應(yīng)用分成一組，耗時的規(guī)則運算由FPGA實現(xiàn)，其它由微處理器實現(xiàn)。把一個FPGA芯片的多個配置文件連續(xù)地存放在系統(tǒng)存儲器中，在程序執(zhí)行時，微處理器把對應(yīng)特定應(yīng)用的配置數(shù)據(jù)裝載到FPGA中并完成初始化，在FPGA進入用戶模式后就能實現(xiàn)特定的功能了。這種方法可以采用更小規(guī)模的FPGA，不必使用專用的昂貴配置芯片(如ALTERA的EPC1、EPC2等)來存儲配置數(shù)據(jù)，因而可顯著地節(jié)省系統(tǒng)成本。
　　ALTERA SRAM工藝的FPGA配置方式" title="配置方式">配置方式主要分為兩大類：主動配置和被動配置。主動配置方式由PLD器件引導(dǎo)配置操作過程，它控制著外部存儲器和初始化過程；而被動配置方式則由外部計算機或控制器控制配置過程。根據(jù)數(shù)據(jù)線的多少又可以將PLD器件配置方式分為并行配置和串行配置兩大類。下面以ALTERA APEX20KC 系列器件為例，介紹兩種在微處理器系統(tǒng)里連接簡單且使用方便的配置方式：被動串行配置和被動并行異步配置。
2 被動串行配置(PS)　
　　被動串行配置的主要配置引腳如下：
　　nSTATUS：雙向漏極開路；命令狀態(tài)下為器件的狀態(tài)輸出。加電后，F(xiàn)PGA立即驅(qū)動該引腳到低電位，然后在5μs內(nèi)釋放它。nSTATUS經(jīng)過10kΩ電阻上拉到Vcc，如果配置中發(fā)生錯誤，F(xiàn)PGA將其拉低。在配置或者初始化時，若配置電路將nSTATUS拉低，F(xiàn)PGA 進入錯誤狀態(tài)。
　　nCONFIG：配置控制輸入。低電位使器件復(fù)位，由低到高的電位跳變啟動配置。
　　CONF_DONE：雙向漏極開路；在配置前和配置期間為狀態(tài)輸出，F(xiàn)PGA將其驅(qū)動為低。所有配置數(shù)據(jù)無錯誤接收并且初始化時鐘周期開始后，F(xiàn)PGA將其置為三態(tài)，由于有上拉電阻，所以將其變?yōu)?a class="cblue" href="http://ihrv.cn/search/?q=高電平" title="高電平">高電平，表示配置成功。在配置結(jié)束且初始化開始時，CONF_DONE為狀態(tài)輸入：若配置電路驅(qū)動該管腳到低，則推遲初始化工作；輸入高電位則引導(dǎo)器件執(zhí)行初始化過程并進入用戶狀態(tài)。
　　DCLK：時鐘輸入，為外部數(shù)據(jù)源提供時鐘。
　　nCE：FPGA器件使能輸入。nCE為低時，使能配置過程。單片配置時，nCE必須始終為低。
　　nCEO：輸出(專用于多片器件)。FPGA配置完成后，輸出為低。在多片級聯(lián)配置時，驅(qū)動下一片的nCE端。
　　DATA0：數(shù)據(jù)輸入，在DATA0引腳上的一位配置數(shù)據(jù)。
　　PORSEL：專用輸入，用來設(shè)置上電復(fù)位(POR)的延時時間。
　　nIO_PULLUP:輸入。低電平時，在配置前和配置期間使能內(nèi)部弱的上拉電阻，將用戶管腳拉至VCCIO。
　　幾乎所有ALTERA FPGA器件都支持被動串行配置。被動串行配置的時序圖如圖1所示，在這種配置方式中沒有握手信號，配置時鐘的工作頻率必須在器件允許的范圍，最低頻率沒有限制。為了開始配置，配置管腳和JTAG管腳所在的bank的VCCINT、VCCIO必需供電。FPGA上電后進入復(fù)位狀態(tài)。nCONFIG被置為低電平，使FPGA進入復(fù)位狀態(tài)；nCONFIG由低到高的電位跳變啟動配置過程。整個配置包括三個階段：復(fù)位、配置和初始化。當(dāng)nSTATUS或者nCONFIG 為低電平時，器件處于復(fù)位狀態(tài)。當(dāng)nCONFIG由低變高時，器件脫離復(fù)位狀態(tài)，并且釋放漏極開路的nSTATUS管腳。在nSTATUS釋放后，被外部電阻拉高" title="拉高">拉高，這時nSTATUS和nCONFIG同時為高電平，F(xiàn)PGA準(zhǔn)備接收配置數(shù)據(jù)，配置階段開始。在串行配置過程中， FPGA在DCLK上升沿鎖存DATA0引腳上的數(shù)據(jù)。成功接收到所有數(shù)據(jù)后，釋放CONF_DONE引腳，并被外部電阻拉高。CONF_DONE由低到高的轉(zhuǎn)變標(biāo)志配置結(jié)束，初始化開始。此后，DCLK必須提供幾個周期的時鐘(具體周期數(shù)與DCLK的頻率有關(guān))，確保目標(biāo)芯片被正確初始化。初始化完成后，F(xiàn)PGA進入用戶工作模式。如果使用了可選的INIT_DONE信號，在初始化結(jié)束后，INIT_DONE被釋放，且被外部電阻拉高，這時進入用戶模式。DCLK、DATA、DATA0 配置后不能三態(tài)，可置高或者置低。

　　在配置過程中，一旦出現(xiàn)錯誤，F(xiàn)PGA將nSTATUS拉低。系統(tǒng)可以實時監(jiān)測，當(dāng)識別到這個信號后，重新啟動配置過程。nCONFIG 由高變低，再變高可以重新進行配置。一旦nCONFIG被置低，nSTATUS 和CONF_DONE 也將被FPGA置低。當(dāng)nSTATUS和 nCONFIG同時為高電平時，配置開始。
　　圖2是采用微處理器的FPGA被動串行配置方案的簡化電路圖。配置過程為：由微處理器將 nCONFIG 置低再置高來初始化配置；檢測到nSTATUS變高后，就將配置數(shù)據(jù)和移位時鐘分別送到DATA0和DCLK管腳；送完配置數(shù)據(jù)后，檢測 CONF_DONE 是否變高，若未變高，說明配置失敗，應(yīng)該重新啟動配置過程。在檢測 CONF_DONE 變高后，根據(jù)器件的定時參數(shù)再送一定數(shù)量的時鐘到DCLK管腳；待FPGA初始化完畢后進入用戶模式。如果單片機具有同步串口，DATA0、DCLK使用同步串口的串行數(shù)據(jù)輸出和時鐘輸出，這時只需要簡單把數(shù)據(jù)字節(jié)或字鎖存到發(fā)送緩沖器就可以了。在使用普通I/O線輸出數(shù)據(jù)時，每輸出1個比特，就要將DCLK置低再置高產(chǎn)生一個上升沿。它比ALTERA 公司手冊給出的電路連接圖更有效地使用了存儲器。

3 被動并行異步配置
　　如同被動串行配置一樣，被動并行異步配置也包括三個階段：復(fù)位、配置和初始化。被動并行異步配置電路圖如圖3所示。當(dāng)nSTATUS或者 nCONFIG 為低電平時，器件處于復(fù)位狀態(tài)。微處理器在nCONFIG 管腳產(chǎn)生一個由低到高的跳變啟動FPGA的配置。當(dāng)nCONFIG變高后，器件脫離復(fù)位狀態(tài)，并且釋放漏極開路的nSTATUS管腳，F(xiàn)PGA準(zhǔn)備接收配置數(shù)據(jù)，配置階段開始。在配置階段，微處理器把FPGA當(dāng)作存儲器，進行寫操作，即微處理器先使片選有效，然后把8比特數(shù)據(jù)送到Data[0:7]管腳上，再把nWS拉低。在nWS的上升沿，F(xiàn)PGA鎖存配置數(shù)據(jù)，并驅(qū)動管腳RDYnBSY 到低電平，表示 FPGA正忙于處理配置數(shù)據(jù)，微處理器可執(zhí)行其它功能。在RDYnBSY低電平期間，F(xiàn)PGA使用內(nèi)部振蕩器時鐘處理配置數(shù)據(jù)。當(dāng)FPGA準(zhǔn)備接收下一字節(jié)的配置數(shù)據(jù)時，它驅(qū)動RDYnBSY到高電平。微處理器檢測到這一高電平，便送下一字節(jié)數(shù)據(jù)到配置管腳。為了節(jié)省一根用來檢測RDYnBSY 的I/O線，可采用讀存儲器的方法讀FPGA，其中nRS為存儲器讀信號，在 nRS 有效期間，RDYnBSY 信號被送到數(shù)據(jù)線D7上。也可以不檢測RDYnBSY，也不讀FPGA，簡單地等待延時 tBUSY(max)+tRDY2WS+tW2SB之后就寫下一個配置數(shù)據(jù)字節(jié)。FPGA每處理一字節(jié)配置數(shù)據(jù)后，若發(fā)現(xiàn)錯誤就會將nSTATUS 拉低，暗示配置出錯。微處理器可以檢測這一錯誤，并重新進行配置。如同被 動串行配置一樣，F(xiàn)PGA在正確接收到所有配置數(shù)據(jù)后，將釋放CONF_DONE信號，于是該管腳被外部上拉電阻拉高，表示配置結(jié)束，初始化開始。