摘 要： 描述了基于PXI總線的數(shù)字輸入/輸出模塊的特點(diǎn)和原理，以及用PCI9030接口芯片和FPGA器件實(shí)現(xiàn)的PXI總線接口電路，提出了數(shù)字輸入/輸出電路及高精度延時(shí)補(bǔ)償電路的實(shí)現(xiàn)方法。實(shí)踐證明系統(tǒng)原理和硬件設(shè)計(jì)是成功的。
關(guān)鍵詞： PXI總線 數(shù)字輸入/輸出 PCI9030 FPGA器件
PXI總線是PCI總線的一種擴(kuò)展總線；PXI總線是設(shè)計(jì)用戶測試系統(tǒng)的標(biāo)準(zhǔn)選擇，可以靈活地組建自動(dòng)測試系統(tǒng)。PXI總線具有標(biāo)準(zhǔn)、開放、結(jié)構(gòu)緊湊、數(shù)據(jù)吞吐能力強(qiáng)、模塊可重復(fù)使用、眾多儀器廠家支持等優(yōu)點(diǎn)，其應(yīng)用領(lǐng)域越來越廣泛。
基于PXI總線的數(shù)字輸入/輸出模塊用來接收和發(fā)送來自被測器件的圖形數(shù)據(jù)，通過與預(yù)期的正確結(jié)果進(jìn)行比較，完成被測電路的功能測試。用它組建的測試系統(tǒng)，具有測試速率快、可靠性高和診斷精度高等特點(diǎn)，能夠滿足不同電子產(chǎn)品測試的要求，可廣泛應(yīng)用于數(shù)字系統(tǒng)的在線故障診斷、總線仿真、微處理器仿真以及電子裝備故障診斷等。
1 數(shù)字輸入/輸出模塊的工作原理
數(shù)字輸入/輸出模塊采用PXI總線測試平臺(tái)，具有四通道32路，每個(gè)通道存儲(chǔ)深度為64K，可獨(dú)立編程為輸入或輸出通道，時(shí)鐘頻率最高可達(dá)20MHz，存儲(chǔ)的圖形數(shù)據(jù)支持單次、循環(huán)和跳轉(zhuǎn)三種輸出方式，輸出電平兼容COMS/TTL電平，輸出擺率不超過±5ns，輸出電平脈沖寬度可編程調(diào)節(jié)，其范圍為6.25ns×4～409.6μs×1024，測試圖形的裝載速率，可以達(dá)到10MByte/s，能夠在很短的幾秒鐘內(nèi)完成圖形數(shù)據(jù)的裝載及數(shù)據(jù)的輸入/輸出。
數(shù)字輸入/輸出模塊用于數(shù)字測試的基本方法是：從輸入端施加若干測試激勵(lì)，記錄并觀察其相應(yīng)的輸出響應(yīng)，并與預(yù)期的正確數(shù)據(jù)進(jìn)行比較。如果兩者不一致，則可能有故障存在。同時(shí)對有故障的電路板進(jìn)行進(jìn)一步的診斷，找出故障發(fā)生的原因，進(jìn)行維修，這就是通常所說的功能測試。對于一個(gè)具有n個(gè)輸入/輸出端口的電路板來說，完全測試需2n條測試激勵(lì)，如果n較小，可以用2n條測試激勵(lì)進(jìn)行完全測試；但當(dāng)n較大時(shí)，則需要有多路的測試激勵(lì)同時(shí)進(jìn)行工作，這就需要數(shù)字輸入/輸出模塊能夠提供盡可能多的輸出通道，滿足故障測試的要求。
數(shù)字輸入/輸出模塊的工作原理如圖1所示，整個(gè)電路的實(shí)現(xiàn)由PXI總線接口電路和功能電路兩部分組成，PXI總線接口電路采用可編程器件及PCI9030接口芯片來實(shí)現(xiàn)接口功能；功能電路部分含有四個(gè)通道，每個(gè)通道都可以指定為輸出激勵(lì)模式或記錄響應(yīng)模式。輸出激勵(lì)模式的作用是：在主控計(jì)算機(jī)上生成激勵(lì)圖形數(shù)據(jù)，根據(jù)圖形的寬度、長度、輸出方式確定所需端口個(gè)數(shù)；對所用端口生成相應(yīng)控制信息，通過PXI控制器將圖形數(shù)據(jù)和控制數(shù)據(jù)傳給圖形I/O" title="I/O">I/O模塊，并存入各個(gè)端口的圖形存儲(chǔ)器中；設(shè)置起始地址，選擇激勵(lì)時(shí)鐘，設(shè)置圖形存儲(chǔ)器的工作方式" title="工作方式">工作方式為輸出方式；最后由上位機(jī)發(fā)送“運(yùn)行”命令，圖形I/O輸出激勵(lì)圖形數(shù)據(jù)到DUT端口。記錄響應(yīng)模式的作用是：根據(jù)所要記錄的響應(yīng)圖形的寬度、長度確定所需端口個(gè)數(shù)，對所用端口生成相應(yīng)控制信息，通過PXI控制器將控制數(shù)據(jù)傳給圖形I/O模塊，并存入各個(gè)端口的圖形存儲(chǔ)器中；設(shè)置起始地址，選擇響應(yīng)時(shí)鐘，設(shè)置圖形存儲(chǔ)器的工作方式為記錄方式；最后由上位機(jī)發(fā)送“運(yùn)行”命令，使圖形I/O接收來自DUT端口的響應(yīng)圖形數(shù)據(jù)并存儲(chǔ)在圖形存儲(chǔ)器內(nèi)。記錄結(jié)束后上位機(jī)從模塊讀取響應(yīng)圖形數(shù)據(jù)，以供分析研究使用。
存儲(chǔ)器通過PXI總線從上位機(jī)下載激勵(lì)圖形數(shù)據(jù)，單次或循環(huán)輸出激勵(lì)圖形數(shù)據(jù)，接收來自DUT端口的響應(yīng)圖形數(shù)據(jù)并保存到圖形存儲(chǔ)器中。地址發(fā)生器為PXI總線讀寫圖形存儲(chǔ)器時(shí)提供地址，在輸出或記錄時(shí)實(shí)現(xiàn)圖形I/O從任意地址進(jìn)行任意長度的單次或循環(huán)輸出數(shù)據(jù)。激勵(lì)圖形數(shù)據(jù)從圖形存儲(chǔ)器輸出后經(jīng)觸發(fā)器進(jìn)行同步直接輸出。所有的控制切換都由控制邏輯完成，這些邏輯在FPGA上實(shí)現(xiàn)。
每個(gè)端口的控制寄存器包括圖形存儲(chǔ)器地址、轉(zhuǎn)移目標(biāo)地址、端口數(shù)據(jù)總線、配置和狀態(tài)/時(shí)鐘源等寄存器。圖形存儲(chǔ)器地址寄存器用于設(shè)置圖形存儲(chǔ)器的當(dāng)前地址；轉(zhuǎn)移目標(biāo)地址寄存器用于循環(huán)執(zhí)行；端口數(shù)據(jù)總線寄存器負(fù)責(zé)PXI總線和圖形存儲(chǔ)器的通訊，用于激勵(lì)圖形數(shù)據(jù)加載" title="加載">加載、校驗(yàn)和響應(yīng)圖形數(shù)據(jù)的轉(zhuǎn)儲(chǔ)；配置寄存器用于圖形存儲(chǔ)器的工作方式設(shè)定；狀態(tài)/時(shí)鐘源寄存器控制圖形發(fā)生器的起停，選擇圖形發(fā)生器的時(shí)鐘。
2 PXI總線接口電路
PXI總線接口電路是采用PCI9030接口芯片來實(shí)現(xiàn)的，PXI總線接口電路主要由熱交換控制電路、PCI9030接口控制電路、FPGA控制電路和數(shù)字輸入/輸出功能電路等組成。采用Altera公司的FLEX系列的EPF10K50VRC240-4 FPGA實(shí)現(xiàn)部分PCI接口邏輯電路及功能電路，采用PCI9030實(shí)現(xiàn)PCI總線的接口邏輯電路。PCI9030 具有最靈活的局域總線，允許各種存儲(chǔ)和I/O 設(shè)備選擇多種接口。PCI9030以PLX在Compact PCI上的經(jīng)驗(yàn)為基礎(chǔ)，是首個(gè)支持Compact PCI熱交換的目標(biāo)設(shè)備。它符合PCI V2.2規(guī)范的32位33MHz 目標(biāo)接口芯片，使PCI 突發(fā)傳輸速度高達(dá)132兆字節(jié)/秒；具有高達(dá)60MHz的局域總線操作，使突發(fā)傳輸速度高達(dá)240兆字節(jié)/秒的特點(diǎn)；可編程局域總線操作，支持非多路復(fù)用和多路復(fù)用32 位地址/數(shù)據(jù)協(xié)議，并支持動(dòng)態(tài)局域總線寬度控制，以通過從屬訪問方式訪問8位、16位或 32位設(shè)備；其9個(gè)可編程的通用I/O，可用于對功能電路進(jìn)行控制。PXI總線接口電路原理圖如圖2所示。為了減小單板上的PCI總線的信號(hào)線分支對總線的影響，必須對總線信號(hào)進(jìn)行串聯(lián)電阻匹配。PCB的布線特征阻抗應(yīng)設(shè)計(jì)為65Ω±10%，匹配電阻阻值為10Ω。這里僅用到J1連接器，需要加串聯(lián)匹配電阻的信號(hào)為：AD0～AD31、C/BE0#～C/BE3#、PAR、FRAME#、IRDY#、TRDY3、STOP#、LOCK#、IDSEL、DEVSEL#、PERR#、SERR#、RST#、INTA#、INTB#、INTC#、INTD#。PXI總線的信號(hào)線長度，必須符合Compact PCI規(guī)范的要求，串聯(lián)電阻的Stub(短線)長度應(yīng)進(jìn)行限制，Stub長度越短，Compact PCI對總線的沖擊越小。PXI總線的信號(hào)線長度限制如圖3所示。在單板上，對預(yù)充電的信號(hào)，從接插件J1(或J2)插針到PCI9030接口器件引腳，總的信號(hào)線長度應(yīng)小于38.1mm，其中，從接插件插針到串聯(lián)電阻的PCB連線長度應(yīng)小于15.2mm，預(yù)充電電阻的Stub長度最好是零，最長不能超過2.5mm。
PXI總線及FPGA控制電路具有如下功能：①內(nèi)部集成了功能電路所需的各種寄存器，分別為狀態(tài)/控制寄存器、校準(zhǔn)ROM寄存器、序列地址寄存器、跳轉(zhuǎn)地址寄存器、功能配置寄存器、輸入輸出控制寄存器、狀態(tài)/時(shí)鐘源寄存器、時(shí)鐘校準(zhǔn)寄存器。②利用PXI總線提供的星形觸發(fā)總線及局部總線，完成時(shí)鐘信號(hào)" title="時(shí)鐘信號(hào)">時(shí)鐘信號(hào)的傳遞，減少了時(shí)鐘信號(hào)到達(dá)各個(gè)模塊的傳輸延遲" title="傳輸延遲">傳輸延遲，傳輸?shù)臅r(shí)鐘信號(hào)電平為ECL/TTL電平；③具有16位數(shù)據(jù)線的傳送能力，通過對某一地址的讀、寫操作，完成圖形文件數(shù)據(jù)的加載、記錄存儲(chǔ)器存儲(chǔ)的響應(yīng)圖形數(shù)據(jù)；④監(jiān)視功能電路的中斷請求，可通過軟件設(shè)置和外部跳線來設(shè)置中斷級(jí)別，向PXI總線發(fā)中斷請求信號(hào)，完成中斷菊花鏈的傳遞，并將邏輯地址放到數(shù)據(jù)線上；⑤根據(jù)各個(gè)通道對應(yīng)寄存器的配置，譯碼實(shí)現(xiàn)各個(gè)通道的控制信號(hào)，并確定其工作方式。
3 功能電路的實(shí)現(xiàn)
數(shù)字輸入/輸出模塊的功能電路的組成框圖如圖4所示，它能實(shí)現(xiàn)如下六種工作狀態(tài)：①圖形文件的加載。通過對數(shù)據(jù)總線寄存器的寫操作，在16位地址發(fā)生器的作用下，將8位的圖形數(shù)據(jù)和4位的控制數(shù)據(jù)裝進(jìn)容量為64K×4的三片靜態(tài)存儲(chǔ)器中。②圖形文件的讀取。在對響應(yīng)圖形數(shù)據(jù)記錄完成后，通過對數(shù)據(jù)總線寄存器的讀操作，可以獲取某一地址段或全部地址的圖形數(shù)據(jù)，讀入到指定的文件中，并與預(yù)期正確的圖形文件相比較，判斷被測單元的性能狀態(tài)。③圖形數(shù)據(jù)的激勵(lì)。圖形文件加載完成后，在激勵(lì)時(shí)鐘的作用下，同步16位地址發(fā)生器和輸出觸發(fā)器，輸出某一地址段或全部地址的圖形數(shù)據(jù)，或跳轉(zhuǎn)到某一指定地址的數(shù)據(jù)，在輸出端口輸出高電平、低電平或高阻狀態(tài)。④圖形數(shù)據(jù)的響應(yīng)。當(dāng)激勵(lì)時(shí)鐘加在輸出端時(shí)，精確計(jì)算圖形數(shù)據(jù)經(jīng)往返的通道和被測單元所產(chǎn)生的延遲T，使激勵(lì)時(shí)鐘延遲相同的時(shí)間T，形成響應(yīng)時(shí)鐘，加到數(shù)據(jù)輸入端，同步記錄激勵(lì)所產(chǎn)生的響應(yīng)數(shù)據(jù)，在16位地址發(fā)生器的作用下，存儲(chǔ)在64K×4的靜態(tài)存儲(chǔ)器中，完成圖形數(shù)據(jù)的記錄。⑤PXI總線數(shù)據(jù)直接輸出。PXI總線數(shù)據(jù)通過軟件的寫操作直接加到輸出觸發(fā)器，而不經(jīng)過靜態(tài)存儲(chǔ)器存儲(chǔ)。⑥PXI總線數(shù)據(jù)直接輸入。PXI總線數(shù)據(jù)通過軟件的讀操作。直接訪問輸入觸發(fā)器，而不是讀取靜態(tài)存儲(chǔ)器存儲(chǔ)的響應(yīng)數(shù)據(jù)。
數(shù)字輸入/輸出模塊使用的激勵(lì)或響應(yīng)時(shí)鐘經(jīng)PXI局部總線加到時(shí)鐘選擇單元。當(dāng)通道定義為輸出時(shí)，通過多路選擇器選擇六路時(shí)鐘信號(hào)中的一個(gè)，加到輸出通道上；當(dāng)通道定義為輸入時(shí)，則選擇響應(yīng)時(shí)鐘。激勵(lì)時(shí)鐘和響應(yīng)時(shí)鐘由時(shí)鐘模塊產(chǎn)生，響應(yīng)時(shí)鐘是激勵(lì)時(shí)鐘經(jīng)N×6.25ns的延時(shí)所得，以補(bǔ)償激勵(lì)信號(hào)經(jīng)被測電路和往返通道所產(chǎn)生的延遲。同時(shí)，同一時(shí)鐘信號(hào)加到同一模塊的不同輸出端，也會(huì)產(chǎn)生傳輸延遲，采用可編程延時(shí)器AD9500產(chǎn)生精確延遲時(shí)間，補(bǔ)償不同通道間的傳輸延遲。延遲補(bǔ)償電路采用MOTOROLA公司的MC10H系統(tǒng)的ECL電路，具有速度快、邏輯功能強(qiáng)、扇出能力高、噪聲低、引線串?dāng)_小和自帶基準(zhǔn)源等優(yōu)點(diǎn)。先將時(shí)鐘信號(hào)由TTL電平轉(zhuǎn)換為ECL電平，由于AD9500具有2.5ns～10μs的可編程延遲范圍，它由8位數(shù)碼編程產(chǎn)生所需要的延遲信號(hào)，補(bǔ)償不同通道間的傳輸延遲,補(bǔ)償后的時(shí)鐘信號(hào)再由ECL電平變換為TTL電平，加到各個(gè)輸出通道，記錄或響應(yīng)圖形數(shù)據(jù)。
基于PXI總線的數(shù)字輸入/輸出模塊采用了可編程器件和ECL電路，實(shí)現(xiàn)了圖形數(shù)據(jù)的輸入和輸出，基本上達(dá)到了HPE1451/1452輸入/輸出模塊所具有的功能。該模塊具有可靠性好、精度高、功耗小的特點(diǎn)，適用于要求高質(zhì)量數(shù)字激勵(lì)/響應(yīng)測試并保持一定時(shí)序關(guān)系的應(yīng)用場合。它能模擬信號(hào)圖形，也可以通過編程產(chǎn)生DUT正常工作所需要的數(shù)字圖形、控制、應(yīng)答及時(shí)鐘等信號(hào)，可廣泛應(yīng)用于數(shù)字系統(tǒng)的在線故障診斷、總線仿真、微處理器仿真以及電子裝備故障診斷中。
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