摘? 要: 在高速數(shù)字電路設(shè)計(jì)中,信號在印刷電路板(PCB)上的傳輸延時(shí)" title="傳輸延時(shí)">傳輸延時(shí)對于電路的時(shí)序影響已不容忽視。詳細(xì)分析并推導(dǎo)了高速數(shù)字信號處理器(DSP)與同步動(dòng)態(tài)隨機(jī)存取存儲器(SDRAM)之間各信號的傳輸延時(shí)約束關(guān)系;通過一個(gè)實(shí)例,給出了應(yīng)用約束條件" title="約束條件">約束條件的具體方法。
關(guān)鍵詞: 高速數(shù)字電路? 時(shí)序分析? DSP
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當(dāng)今電子技術(shù)的發(fā)展日新月異,尤其是深亞微米工藝在IC設(shè)計(jì)中的應(yīng)用,使得芯片的集成規(guī)模愈來愈大,速度愈來愈高,從而使得如何處理高速信號問題成為設(shè)計(jì)的關(guān)鍵因素之一。隨著電子系統(tǒng)中邏輯和系統(tǒng)時(shí)鐘頻率的迅速提高和信號邊沿不斷變陡,印刷電路板(PCB)的線跡互連和板層特性對系統(tǒng)電氣性能的影響也越發(fā)重要。對于低頻設(shè)計(jì)，線跡互連和板層的影響可以不考慮;當(dāng)頻率超過50MHz時(shí),互連關(guān)系和板層特性的影響不容忽視,必須對傳輸線效應(yīng)加以考慮,在評定系統(tǒng)性能時(shí)也必須考慮印刷電路板板材的電參數(shù)。因此,高速系統(tǒng)的設(shè)計(jì)必須面對互連延遲引起的時(shí)序問題以及串?dāng)_、傳輸線效應(yīng)等信號完整性" title="信號完整性">信號完整性(SI)問題。本文主要對互連延遲所引起的時(shí)序問題進(jìn)行探討。
1 時(shí)序關(guān)系
對于異步時(shí)序電路,往往可以靈活設(shè)置建立、選通和保持時(shí)間" title="保持時(shí)間">保持時(shí)間以滿足系統(tǒng)時(shí)序要求。而同步時(shí)序電路在設(shè)計(jì)上必須留有充足的建立和保持時(shí)間,才能保證系統(tǒng)正常工作。
在DSP的高速接口中,對時(shí)鐘線" title="時(shí)鐘線">時(shí)鐘線、控制線和數(shù)據(jù)線布線時(shí)必須十分小心。由于系統(tǒng)工作頻率越來越高(如6416為600MHz),信號上升/下降沿越來越陡,布線延時(shí)的相對信號的傳輸時(shí)間已不可忽略,它對信號的建立和保持時(shí)間起著至關(guān)重要的作用。因此,必須通過IBIS模型解決布線的拓?fù)浣Y(jié)構(gòu)問題。
布線延時(shí)是由所布線跡的阻抗和長度共同引起的,高阻抗線跡將減慢緩沖上升時(shí)間,信號的典型延遲時(shí)間為180ps/inch。其它因素如驅(qū)動(dòng)特性和負(fù)載也將影響布線延時(shí),單一SDRAM的典型負(fù)載為5pF。較小的負(fù)載將導(dǎo)致較快的上升/下降時(shí)間;相反,較大的負(fù)載將導(dǎo)致較慢的上升/下降時(shí)間。EMIF總線上的設(shè)備越多,負(fù)載越大。
圖1說明了如何在考慮布線延時(shí)的基礎(chǔ)上確定所需的建立和保持時(shí)間。
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1.1 約束條件的確立
由圖1可以導(dǎo)出如下約束條件不等式。
(1)控制線要求滿足下列條件才能保證正確讀寫。
建立時(shí)間應(yīng)滿足:
其中,tisu(SDRAM)為SDRAM控制線建立時(shí)間,tosu(DSP)為DSP控制線建立時(shí)間,tClock Route Delay為時(shí)鐘線布線延時(shí),tControl Route Delay(Slowest)為最慢的控制線延時(shí)。
保持時(shí)間應(yīng)滿足:
??
(2)數(shù)據(jù)線要求滿足下列條件才能保證正確讀寫(分讀、寫兩種情況)。讀建立時(shí)間應(yīng)滿足:
式中,tClock Period為時(shí)鐘周期,tData Route Delay(Slowest)為最慢的數(shù)據(jù)線延時(shí),tACC為SDRAM存取時(shí)間。
讀保持時(shí)間應(yīng)滿足:
式中,toh(SDRAM)為SDRAM數(shù)據(jù)線輸出保持時(shí)間,tData Route Delay(fastest)為最快的數(shù)據(jù)線延時(shí)。
寫建立時(shí)間應(yīng)滿足:
???
寫保持時(shí)間應(yīng)滿足:
1.2 約束條件引申推導(dǎo)
由(6)式可得：
????由式(3)～(7)得:
由(5)式可得:
由式(4)～(9)得:
由式(8)和(10)得出:
可見,時(shí)鐘線的傳輸延時(shí)必須在某一范圍之內(nèi),才能滿足DSP與SDRAM之間的時(shí)序參數(shù)要求,既不能太長也不能太短。較短的時(shí)鐘線能增加控制信號線到SDRAM的保持時(shí)間,但卻減少從SDRAM來的數(shù)據(jù)保持時(shí)間。在設(shè)計(jì)這種類型的接口時(shí)應(yīng)該仔細(xì)考慮這一問題。一旦時(shí)鐘信號線的布線確定下來,控制線和數(shù)據(jù)線的布線長度應(yīng)該滿足上述約束條件才行。
2 實(shí)例驗(yàn)證
下面以TMS320C6202 DSP和MT48LC2M32B2 SDRAM相連為例來說明如何應(yīng)用上述時(shí)序約束關(guān)系。
2.1 主要參數(shù)與時(shí)鐘線約束
TMS320C6202BDSP和MT48LC2M32B2 SDRAM主要參數(shù)如表1所示。
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其它參數(shù)的值分別為:P=4ns tACC=5.5ns tClock Period=8ns
將上述參數(shù)代入不等式(11)可得:
????0≤tClock Route Delay≤0.75ns
2.2 驗(yàn)證時(shí)序關(guān)系
這里利用CADENCE公司的PSD14.2軟件進(jìn)行布局布線、信號完整性分析和時(shí)序分析。
在初步布好線后,首先進(jìn)行信號完整性仿真,若信號完整性不滿足,再重新布局布線;若信號完整性滿足,便可以分析時(shí)鐘、控制和數(shù)據(jù)信號線的傳輸延時(shí)了。首先檢查時(shí)鐘線是否滿足約束條件,然后再看其它信號是否滿足時(shí)序約束條件,如有個(gè)別信號線不滿足,可手動(dòng)調(diào)整,否則還要重新布局布線和仿真。
經(jīng)PSD14.2軟件仿真,得出了信號完整性仿真波形(圖2～圖4為幾個(gè)典型的信號波形)和相關(guān)管腳對間的傳輸延時(shí)情況(表2)。
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從表2可以得出:
將以上數(shù)據(jù)代入上述約束不等式,發(fā)現(xiàn)時(shí)鐘信號、控制信號和數(shù)據(jù)信號的建立與保持時(shí)間都能夠滿足要求。
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參考文獻(xiàn)
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