前言
調(diào)相脈沖信號(hào)可以獲得較大的壓縮比，它作為一種常用的脈沖壓縮信號(hào)，在現(xiàn)代雷達(dá)及通信系統(tǒng)中獲得了廣泛應(yīng)用。隨著近年來(lái)軟件無(wú)線電技術(shù)和電子技術(shù)的發(fā)展，DDS（直接數(shù)字頻率合成）用于實(shí)現(xiàn)信號(hào)產(chǎn)生的應(yīng)用越來(lái)越廣。DDS技術(shù)從相位的概念出發(fā)進(jìn)行頻率合成，它采用數(shù)字采樣存儲(chǔ)技術(shù)，可以產(chǎn)生點(diǎn)頻、線性調(diào)頻、ASK、PSK及FSK等各種形式的信號(hào)，其幅度和相位一致性好，具有電路控制簡(jiǎn)單、相位精確、頻率分辨率高、頻率切換速度快、輸出信號(hào)相位噪聲低、易于實(shí)現(xiàn)全數(shù)字化設(shè)計(jì)等突出優(yōu)點(diǎn)。
目前，DDS的ASIC芯片如AD公司的AD9852、AD9854等，對(duì)于相位調(diào)制信號(hào)，可方便地產(chǎn)生BPSK，但是，對(duì)QPSK或8PSK等則實(shí)現(xiàn)困難，它們對(duì)控制更新脈沖要求極高，一旦偏差超過(guò)DDS內(nèi)極高的系統(tǒng)時(shí)鐘，輸出相位就會(huì)錯(cuò)誤。本文介紹了一種通過(guò)FPGA實(shí)現(xiàn)QPSK或更高階PSK信號(hào)的方法，可靈活地通過(guò)上位機(jī)的PCI總線控制參數(shù)，產(chǎn)生不同載波頻率、不同脈沖寬度、不同占空比、不同重復(fù)周期等的QPSK信號(hào)，對(duì)雷達(dá)等系統(tǒng)的設(shè)計(jì)者具有很好的借鑒意義。
QPSK信號(hào)源的設(shè)計(jì)方案
DDS原理
DDS是一種全數(shù)字化的頻率合成器，由相位累加器、正弦波形ROM存儲(chǔ)器、D/A轉(zhuǎn)換器和低通濾波器構(gòu)成，其基本原理如圖1。
輸出信號(hào)的頻率為fout=fclk?Δφ/2N，而最小頻率分辨率為Δfo=fomin=fo/2N，可見(jiàn)改變頻率控制字N即可改變輸出信號(hào)的頻率。當(dāng)參考時(shí)鐘頻率給定后，輸出信號(hào)的頻率取決于頻率的控制字，頻率分辨率取決于累加器的位數(shù)，相位分辨率取決于ROM的地址線位數(shù)，幅度量化取決于ROM的數(shù)據(jù)字長(zhǎng)和D/A轉(zhuǎn)換器的位數(shù)。
為了提高DDS輸出信號(hào)的頻譜指標(biāo)和降低正弦的ROM存儲(chǔ)器，近來(lái)發(fā)展了如在相位截?cái)嗪蠹訑?shù)字反sinc濾波，利用三角函數(shù)對(duì)稱(chēng)性只存取1/4周期查找表，基于CORDIC、泰勒級(jí)數(shù)加權(quán)的頻率合成方法等技術(shù)。
QPSK信號(hào)源的設(shè)計(jì)方案
在FPGA中，通過(guò)正弦查找表和相位累加器實(shí)現(xiàn)DDS，通過(guò)計(jì)數(shù)器實(shí)現(xiàn)QPSK信號(hào)的起?？刂啤Ｔ谟?jì)數(shù)器計(jì)數(shù)到零時(shí)，設(shè)置標(biāo)志位，讀取寄存器中的QPSK控制碼，從而設(shè)置初始相位。在計(jì)數(shù)到根據(jù)QPSK脈沖寬度設(shè)定的值后，計(jì)數(shù)器置0并重新開(kāi)始計(jì)數(shù)。運(yùn)行完設(shè)置碼元的個(gè)數(shù)及次數(shù)后，使能輸出禁止標(biāo)志位。
QPSK信號(hào)的重復(fù)周期也通過(guò)計(jì)數(shù)器實(shí)現(xiàn)。根據(jù)周期的范圍和系統(tǒng)時(shí)鐘，設(shè)置計(jì)數(shù)器的位數(shù)并使其滿(mǎn)足要求。在計(jì)數(shù)器計(jì)數(shù)到設(shè)定值后，清除輸出禁止的標(biāo)志位。需要注意的是周期計(jì)數(shù)器應(yīng)該與QPSK碼元寬度計(jì)數(shù)器同步。
QPSK信號(hào)參數(shù)控制通過(guò)PCI總線實(shí)現(xiàn)，包括QPSK信號(hào)的開(kāi)始、結(jié)束、碼元個(gè)數(shù)、次數(shù)、碼字以及QPSK信號(hào)重復(fù)周期等。在FPGA內(nèi)通過(guò)寄存器讀取、保存參數(shù)。
硬件設(shè)計(jì)
系統(tǒng)組成與結(jié)構(gòu)
FPGA選用XILINX公司Spartan3系列的XC3S1000，為100萬(wàn)門(mén)大規(guī)?？删幊唐骷?。它內(nèi)部具有432kbit的Block Ram和120kbit的Distributed Ram；4個(gè)時(shí)鐘管理單元DCM；24個(gè)乘法器。配置采用XILINX的專(zhuān)用PROM XCF04S，4M位的串行Flash PROM。XC3S1000通過(guò)XCF04S實(shí)現(xiàn)主串配置，M0、M1、M2均置低。系統(tǒng)框圖如圖2。
