0 引言

    遙測模擬設(shè)備(即PCM信號源)能夠完成遙測系統(tǒng)的基本測試，提供系統(tǒng)所需的外部檢測信號。信號源輸出的模擬信號主要由幀同步碼組加上各個通道的數(shù)據(jù)按照一定的格式組成，并通過并串轉(zhuǎn)換，實(shí)現(xiàn)PCM碼流的串行輸出，作為檢測遙測設(shè)備的模擬信號發(fā)生器。

    隨著遙測技術(shù)在航天、航空、氣象和衛(wèi)星等領(lǐng)域的應(yīng)用越來越多，對遙測設(shè)備的測試要求也越來越嚴(yán)格，傳統(tǒng)的單一、低頻、定頻和參數(shù)不可調(diào)的遙測模擬設(shè)備已不能滿足日益復(fù)雜的應(yīng)用需求^[1-4]。為了解決傳統(tǒng)遙測信號源輸出信號簡單、通道不可調(diào)的問題，本文提出了一種基于FPGA的多通道輸出可配置的通用PCM信號源。利用FPGA內(nèi)部豐富的RAM和ROM資源及其特點(diǎn)，解決了使用外部EPROM輸出PCM信號格式單一、固定的問題^[5]。

    該設(shè)計(jì)能夠?qū)崿F(xiàn)1 024通道以內(nèi)的任意通道數(shù)的參數(shù)配置，參數(shù)包括正弦波、方波、三角波、鋸齒波、隨機(jī)數(shù)和固定值等六種波形，固定值支持用戶自定義，每個通道支持8位和16位字長可選。

1 信號源設(shè)計(jì)

    參數(shù)可調(diào)的PCM信號源框圖如圖1所示，主要包括背板總線接口、LVDS通信模塊、FPGA控制模塊、輸出驅(qū)動模塊和電源模塊。LVDS通信模塊實(shí)現(xiàn)指令數(shù)據(jù)流的高速接收和解串功能，包括高速串化器和高速解串器兩部分。FPGA則完成通道參數(shù)配置和數(shù)據(jù)存儲等信號源基本功能實(shí)現(xiàn)的邏輯控制，電源模塊提供信號源電路基本的電壓信號，信號源的輸出驅(qū)動電路實(shí)現(xiàn)PCM碼流的單端輸出和差分輸出。

    信號源工作原理：通過計(jì)算機(jī)配置每條通道的波形，并將配置后的參數(shù)進(jìn)行打包，下發(fā)給PCM信號源卡；背板總線上的指令數(shù)據(jù)流經(jīng)過LVDS解串后傳輸至FPGA邏輯控制單元，由其對指令進(jìn)行接收和處理，并將數(shù)據(jù)流中的參數(shù)和用戶定義的固定值寫入內(nèi)部RAM進(jìn)行存儲；當(dāng)寫入完成時分別讀取各通道參數(shù)，根據(jù)參數(shù)值讀取相應(yīng)的波形數(shù)據(jù)；最后，將并行的波形數(shù)據(jù)并串轉(zhuǎn)化，輸出PCM串行碼流。

    在本設(shè)計(jì)中，通道個數(shù)即為PCM碼的副幀長度，可定義范圍為1~1 024。PCM信號源波形參數(shù)支持6種信號：正弦波、方波、三角波、鋸齒波、隨機(jī)數(shù)和固定值，其中固定值的內(nèi)容可在計(jì)算機(jī)軟件上編輯。

1.1 指令流接收電路

    在PCM信號源指令數(shù)據(jù)流的接收電路上，采用了低壓差分接口技術(shù)（LVDS）。通過連接背板總線，實(shí)現(xiàn)信號源與背板之間的高速數(shù)據(jù)通信。LVDS是一種效率極高的技術(shù)，具有低擺幅輸出電壓、高傳輸速率和低功耗的優(yōu)點(diǎn)，使得其在高速數(shù)據(jù)通信電路設(shè)計(jì)中經(jīng)常被使用^[6，7]。因此，能夠滿足設(shè)計(jì)中對數(shù)據(jù)和指令的高速接收要求。在本設(shè)計(jì)中選用了集成高速串化器和解串器于一體的18位DS92LV18芯片，其具有支持15~66 MHz時鐘、獨(dú)立的發(fā)送器和接收器操作、內(nèi)部PLL、線性回環(huán)和本地回環(huán)模式等特點(diǎn)。

1.2 輸出驅(qū)動電路

    為了提高PCM信號源的通用性，設(shè)計(jì)了單端或差分兩種輸出方式。單端輸出之前，使用了一個ADuM1200雙通道數(shù)字隔離器對輸出信號進(jìn)行隔離。其中ADuM120x系列隔離器支持低電壓工作并能實(shí)現(xiàn)電平轉(zhuǎn)換，具有很低的脈寬失真（<3 ns）和直流校正功能，自帶的刷新電路保證了即使不存在輸入跳變的情況下輸出狀態(tài)也能與輸入狀態(tài)相匹配的優(yōu)點(diǎn)。差分輸出則通過采用DS26C31M單端轉(zhuǎn)差分驅(qū)動芯片來實(shí)現(xiàn)，該芯片是一個四路CMOS三態(tài)差分線驅(qū)動器，其滿足RS-422的EIA標(biāo)準(zhǔn)需求，支持將輸入的TTL或CMOS電平轉(zhuǎn)換為RS-422電平輸出。

2 協(xié)議與軟件實(shí)現(xiàn)

    為了實(shí)現(xiàn)多通道輸出波形可配置的PCM信號源的設(shè)計(jì)，需要將計(jì)算機(jī)下發(fā)的基本參數(shù)配置信息和固定值接收和存儲，這一過程主要通過邏輯控制單元實(shí)現(xiàn)。其中FPGA內(nèi)部程序框圖如圖2所示，主要模塊包括：指令接收和處理模塊、參數(shù)信息存儲模塊、波形數(shù)據(jù)存儲模塊、數(shù)據(jù)產(chǎn)生模塊和PCM碼并串轉(zhuǎn)換輸出模塊。當(dāng)接收到指令數(shù)據(jù)流，信號源首先完成基本PCM輸出參數(shù)（碼率、字長、副幀幀數(shù)和同步字等）的配置。當(dāng)各通道配置完成后，輸出的并行數(shù)據(jù)經(jīng)過FIFO緩沖，輸入到PCM并串轉(zhuǎn)換模塊，將并行的8位數(shù)據(jù)信號轉(zhuǎn)換為串行碼流輸出，此時轉(zhuǎn)換時鐘是FIFO讀時鐘的8倍。

2.1 參數(shù)包協(xié)議

    參數(shù)可調(diào)信號源設(shè)計(jì)的關(guān)鍵之一，是設(shè)計(jì)一個信號源與計(jì)算機(jī)軟件通信的協(xié)議。在本設(shè)計(jì)中，為了方便底層硬件的接收和存儲，將配置的通道參數(shù)和固定值數(shù)據(jù)按照一定的格式進(jìn)行打包下發(fā)。PCM信號源則根據(jù)接收到的參數(shù)包起始和結(jié)束標(biāo)志信號完成各個通道參數(shù)的接收和存儲過程，其主要下發(fā)的參數(shù)包格式如表1所示，其中數(shù)據(jù)類型data[9:8]用二進(jìn)制表示，data[7:0]用十六進(jìn)制表示。

    其中將數(shù)據(jù)的高兩位data[9:8]作為區(qū)分?jǐn)?shù)據(jù)(“00”)、地址(“01”)、命令(“10”)和參數(shù)(“11”)的標(biāo)志，data[7:0]則為具體的數(shù)值。8位波形參數(shù)范圍為 “00~05”，分別對應(yīng)正弦波、方波、三角波、鋸齒波、隨機(jī)數(shù)和固定值六種類型。信號源地址為“01”，起始命令為“20”，參數(shù)包結(jié)束命令為“21”，固定值默認(rèn)16位。波形ROM中偶數(shù)地址存16位的高8位，奇數(shù)地址則為低8位，與固定值RAM相同。

2.2 數(shù)據(jù)包接收與存儲

    指令接收和處理模塊首先記錄下設(shè)置的副幀長度(即通道數(shù)p_max)，作為判斷參數(shù)存儲完成的一個信號。在接收到通道配置數(shù)據(jù)包的起始命令(“20”)后，開始接收和存儲通道參數(shù)進(jìn)程。當(dāng)通道參數(shù)_RAM寫地址(addra)≤p_max以及包數(shù)據(jù)中高兩位data[9:8]為“11”(參數(shù)標(biāo)志)時，將此時data[7:0]寫入?yún)?shù)存儲模塊。同時，判斷參數(shù)類型，如果當(dāng)前通道參數(shù)為固定值，則將參數(shù)后的兩個低8位數(shù)據(jù)寫入固定值RAM模塊中進(jìn)行存儲，其他波形參數(shù)后的固定值數(shù)據(jù)忽略。這就保證了設(shè)置的通道固定值按順序進(jìn)行存儲，便于數(shù)據(jù)產(chǎn)生單元讀取。

    如圖3所示，數(shù)據(jù)包接收時保證固定值RAM和通道參數(shù)RAM讀無效。當(dāng)完成一次接收后，將寫使能置零并保持寫地址不變，同時反饋給通道配置與數(shù)據(jù)產(chǎn)生控制單元一個寫完成標(biāo)志flag。假設(shè)通道參數(shù)RAM中灰色部分為固定值參數(shù)，則固定值RAM中兩個地址對應(yīng)1個通道。為防止地址溢出，當(dāng)寫地址達(dá)到最大時，保持寫地址最大，不執(zhí)行加1操作。

2.3 多通道配置

    各通道數(shù)據(jù)能夠正確輸出的前提是寫完成標(biāo)志flag=’1’，且讀數(shù)據(jù)ROM或固定值RAM時通道參數(shù)已準(zhǔn)備好。取數(shù)據(jù)之前，先按地址順序訪問參數(shù)RAM，判斷出對應(yīng)的波形。數(shù)據(jù)產(chǎn)生單元先輸出幀頭（EB 90或9A BC B5 2C），之后根據(jù)波形參數(shù)從對應(yīng)的波形ROM中取出相應(yīng)的數(shù)據(jù)。當(dāng)輸出完一個副幀長度數(shù)據(jù)后，開始下一副幀的輸出。如果字長為16位，則每一幀需從每個波形ROM或固定值RAM中順序讀出2個數(shù)據(jù)，即每條通道由2個8位數(shù)據(jù)組成。字長為8位時，讀取波形ROM高8位的數(shù)據(jù)或讀取固定值RAM中的低8位固定數(shù)。圖4是多通道配置的基本時序圖。

    多通道參數(shù)可配置主要是利用RAM可讀寫和ROM只讀的特性來實(shí)現(xiàn)的，當(dāng)參數(shù)或固定值寫完之后，使寫無效，之后讀取參數(shù)和固定值時，將固定值RAM和通道參數(shù)RAM作為ROM進(jìn)行循環(huán)讀操作。此時，這兩個RAM相當(dāng)于ROM。 

3 試驗(yàn)結(jié)果與性能驗(yàn)證

    為了驗(yàn)證設(shè)計(jì)的PCM信號源的功能及其特性，將對應(yīng)的PCM解碼和傳輸卡插入背板，并將其數(shù)據(jù)輸入與信號源的輸出相連進(jìn)行實(shí)驗(yàn)。PCM信號源產(chǎn)生的PCM串行碼流解碼后傳送到計(jì)算機(jī)，通過計(jì)算機(jī)軟件進(jìn)行數(shù)據(jù)分析、波形顯示和全幀顯示，從而驗(yàn)證設(shè)計(jì)的準(zhǔn)確性和可靠性。圖5是測試多通道輸出可調(diào)的PCM信號源時計(jì)算機(jī)記錄和存儲的一段數(shù)據(jù)，此時下發(fā)的配置參數(shù)為：副幀長度(通道數(shù))為100，幀頭為EB90，副幀幀數(shù)(行數(shù))為10。圖6為100通道16位字長時的一段數(shù)據(jù)，圖7為1024通道8位字長、幀頭為9A BC B5 2C的一段數(shù)據(jù)，圖示中14 6F和65 43 4A D3為副幀幀結(jié)束的幀頭。

    可配置的通道數(shù)大小與FPGA內(nèi)定義的p_max(副幀長度)信號有關(guān)，在本設(shè)計(jì)中p_max為10位，通道參數(shù)_RAM深度為1K，并且支持每個通道16位數(shù)據(jù)輸出。通過多次進(jìn)行不同設(shè)置的實(shí)驗(yàn)和計(jì)算機(jī)的分析，驗(yàn)證了所設(shè)計(jì)的多通道可調(diào)PCM信號源的正確性和可靠性。

4 結(jié)論

    本文設(shè)計(jì)了一種多通道輸出波形可調(diào)的PCM信號源，該信號源在設(shè)計(jì)中充分利用了FPGA內(nèi)部的RAM和ROM邏輯資源及其特點(diǎn)。詳細(xì)介紹了多通道可配置實(shí)現(xiàn)的協(xié)議及其軟件設(shè)計(jì)方法，該設(shè)計(jì)已能夠?qū)崿F(xiàn)高達(dá)1 024個通道參數(shù)的配置，支持每條通道8位或16位的數(shù)據(jù)輸出，碼率范圍為1 Mb/s~10 Mb/s。這種設(shè)計(jì)方法使得其在復(fù)雜多樣化信號源、多通道可配置設(shè)計(jì)和PCM模擬應(yīng)用中具有很高的應(yīng)用價值和參考價值。

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