Cadence 為TSMC參考流程9.0版提供高級可制造性設計(DFM)解決方案、統(tǒng)計分析與低功耗設計技術
2008-06-13
作者：Cadence設計系統(tǒng)公司
全球電子設計創(chuàng)新企業(yè)Cadence設計系統(tǒng)公司(NASDAQ: CDNS)今天宣布其多種領先技術已經(jīng)納入TSMC參考流程" title="參考流程">參考流程9.0版本中。這些可靠的能力幫助設計師使其產(chǎn)品更快地投入量產(chǎn)" title="量產(chǎn)">量產(chǎn)，提供了自動化的、前端到后端的流程，實現(xiàn)高良品率、省電型設計，面向晶圓廠的40納米生產(chǎn)工藝。
“TSMC和Cadence之間的合作提供了自動化的設計技術，這是在高級工藝節(jié)點上實現(xiàn)低風險和快速量產(chǎn)的必要技術，”TSMC設計基礎架構營銷部高級主管S.T. Juang說。
Cadence已經(jīng)在多代的工藝技術中與TSMC合作，開發(fā)參考流程，提供低功耗設計" title="低功耗設計">低功耗設計能力和高級DFM方法學。通過參考流程9.0，Cadence將這些性能拓展到該晶圓廠的40納米工藝節(jié)點，使用光刻物理分析和強化的統(tǒng)計靜態(tài)時序分析能力，此外一直追隨TSMC參考流程的Cadence已經(jīng)支持Si2通用功率格式（CPF）有一年多的時間，而現(xiàn)在加入了新的功能，補充了全面綜合的Cadence?低功耗解決方案，幫助提供快速而精確的低功耗設計。
“我們今天提供的是一種可靠的方法學，為高級節(jié)點和低功耗設計降低風險和加快量產(chǎn)化，”Cadence IC數(shù)字與Power Forward部全球副總裁徐季平說。“我們與TSMC的深入合作從制造變異模型(modeling manufacturing variation)拓展到硅相關的低功耗技術，提高大量產(chǎn)化芯片的制造能力?！?/FONT>
這次Cadence對TSMC參考流程9.0版追加的新功能包括一種透明的中間工藝節(jié)點(half-node)設計流程，支持TSMC的40納米工藝技術。這包括支持40納米布局與繞線規(guī)則、一個全面的可測試型(design-for-test) 設計流程、結合成品率考量的漏電功耗和時序的計算、增強的基于統(tǒng)計學的SI時序分析、層次化" title="層次化">層次化的lithographic physical分析、時序與漏電分析、層次化和并行的臨界域分析和優(yōu)化、基于CMP考量的RC抽取、clock buffer placement的優(yōu)化、 multi-mode multi-corner分析、以及層次化的dummy metal fill。
Cadence對TSMC參考流程9.0版的支持為40納米工藝技術提供了高級DFM、功耗、布線與模擬功能。該硅相關型技術包括：
1 用于物理實現(xiàn)的時序、LEF、Cap libraries和綜合的臨界區(qū)域分析，使用Cadence SoC Encounter? RTL-to-GDSII" title="RTL-to-GDSII">RTL-to-GDSII 系統(tǒng)，包含RTL Compiler與Encounter Timing System。
2?TSMC 認可的布線可印刷性檢查(layout printability checking)，包括使用Cadence Litho Physical Analyzer其進行層次化的分析與熱點偵測，并使用Cadence Cadence Chip Optimizer自動修復。
3?使用Cadence CMP Predictor用于電子熱點偵測，實現(xiàn)化學機械拋光(Chemical Mechanical Polishing)（厚度）預測。
4?層次化的CMP與層次化的dummy metal fill，使用SoC Encounter系統(tǒng)與DFM解決方案。
5?使用Cadence QRC Extraction進行功能級有VCMP意識的區(qū)塊與芯片級RC提取。
6?使用對應CPF的RTL-to-GDSII低功耗解決方案特別涵蓋macro modeling、I/O pad modeling, secondary power domains和層次化的流程進行IP復用。
7?使用VoltageStorm? PE和DG Option進行IR、EM和功率分析。
8?應用dynamic IR drop reduction進行高級multi-mode, multi-corner clock-tree synthesis。
9?使用統(tǒng)計靜態(tài)時序分析進行thermal runaway分析與熱感知靜態(tài)時序分析。
10?使用Encounter Test進行XOR壓縮與True Time At-Speed ATPG。
TSMC 最近向功耗前鋒倡議(Power Forward Initiative)的出版物《低功耗設計使用指南——用戶的CPF體驗》投了一篇稿，詳細介紹了Cadence低功耗設計方法學的實際使用。該指南由功耗前鋒倡議于2008年3月發(fā)布，已經(jīng)被下載了2500多次。這份持續(xù)更新的網(wǎng)絡指南可以在功耗前鋒倡議的網(wǎng)站免費下載，網(wǎng)址是：www.powerforward.org.
關于Cadence
Cadence公司（Nasdaq股票代碼：CDNS）成就全球電子設計技術創(chuàng)新，并在創(chuàng)建當今集成電路和電子產(chǎn)品中發(fā)揮核心作用。我們的客戶采用Cadence的軟件、硬件、設計方法和服務，來設計和驗證用于消費電子產(chǎn)品、網(wǎng)絡和通訊設備以及計算機系統(tǒng)中的尖端半導體器件、印刷電路板和電子系統(tǒng)。Cadence 2007年全球公司收入約16億美元,現(xiàn)擁有員工約5100名，公司總部位于美國加州圣荷塞市，公司在世界各地均設有銷售辦事處、設計中心和研究設施，以服務于全球電子產(chǎn)業(yè)。
關于公司、產(chǎn)品及服務的更多信息，敬請瀏覽公司網(wǎng)站 www.cadence.com.cn