12月9日消息，在近日舉行的2025 年IEEE 國際電子會議（IEDM）上，英特爾及英特爾代工部門的研究人員介紹了他們在用于片上去耦電容的金屬-絕緣體-金屬（MIM）材料方面取得了突破性進(jìn)展。該進(jìn)展有望解決先進(jìn)半導(dǎo)體制造中的一個關(guān)鍵挑戰(zhàn)，即在晶體管不斷縮小的同時，保持穩(wěn)定的供電。

英特爾團(tuán)隊展示了三種前景光明的MIM堆疊材料，分別是鐵電鉿鋯氧化物（HZO）、氧化鈦（TiO）和鈦酸鍶（STO）。它們可以應(yīng)用在深槽電容結(jié)構(gòu)中，并且與標(biāo)準(zhǔn)芯片后端制造工藝兼容。這些MIM新材料可實現(xiàn)每平方微米60至98飛法拉（fF/μm2）的平面電容值，相較于目前的先進(jìn)技術(shù)，實現(xiàn)了大幅度的提升，同時，它們在可靠性上也表現(xiàn)卓越，漏電水平比業(yè)界目標(biāo)低1000倍[ 《面向先進(jìn)CMOS技術(shù)的下一代嵌入式去耦電容器：從鐵電材料到超高k介質(zhì)》，IEEE國際電子器件會議，2025年12月。]。

在本次大會的其它技術(shù)會議和技術(shù)課堂環(huán)節(jié)，英特爾代工的研究人員和合作者還探討了以下話題：

?超薄GaN芯粒技術(shù)：英特爾研究人員展示了業(yè)界領(lǐng)先的基于300毫米硅晶圓打造的功能完整的氮化鎵（GaN）芯粒。這項技術(shù)突破實現(xiàn)了僅19微米（μm）厚的超薄芯粒，比一根人類頭發(fā)還薄，同時配有完整的集成數(shù)字控制電路庫，有望解決下一代高性能電力和射頻（RF）電子器件在供電與效率方面的挑戰(zhàn)。

?靜默數(shù)據(jù)錯誤：傳統(tǒng)制造測試會如何遺漏一些關(guān)鍵缺陷，這些缺陷會導(dǎo)致數(shù)據(jù)中心處理器出現(xiàn)靜默數(shù)據(jù)損壞，因此需要采用多樣化的功能測試方法來確保大規(guī)模部署的可靠性。

?微縮二維場效應(yīng)晶體管（2D FETs）的可靠性：與維也納工業(yè)大學(xué)（Technical University of Vienna）合作，英特爾的研究人員探討了二維材料（如二硫化鉬）在未來能否取代硅，用于微型化的晶體管。

?二維場效應(yīng)晶體管中的選擇性邊緣工藝：與IMEC合作，英特爾的研究人員改進(jìn)了用于源極和漏極接觸形成和柵極堆疊集成的技術(shù)模塊，可與晶圓廠兼容（fab-comatible），并降低了等效氧化層厚度（EOT）。

?CMOS微縮：與首爾大學(xué)合作，這一技術(shù)課堂涵蓋了互補(bǔ)金屬氧化物半導(dǎo)體（CMOS）微縮技術(shù)的最新進(jìn)展，包括如何通過平衡功耗、性能和面積，背面供電網(wǎng)絡(luò)，以及設(shè)計工藝協(xié)同優(yōu)化（DTCO）推動半導(dǎo)體技術(shù)的發(fā)展，滿足AI和HPC的算力需求。

具體而言，英特爾和英特爾代工在IEDM 2025上展示以下創(chuàng)新技術(shù)研究：

英特爾研究人員主講的技術(shù)會議

面向先進(jìn)CMOS技術(shù)的下一代嵌入式去耦電容器：從鐵電材料到超高k介質(zhì)

展示了從鐵電鉿鋯氧化物到超高k材料（如氧化鈦和鈦酸鍶）等多種有前景的 MIM電容材料，可用于去耦電容。這些方案在不犧牲可靠性指標(biāo)（如漏電、電容漂移、擊穿電壓）的前提下，相比當(dāng)前先進(jìn)技術(shù)實現(xiàn)了電容值的大幅提升。本研究證明了在下一代先進(jìn)CMOS工藝中，一系列穩(wěn)定、低漏電的MIM電容密度增強(qiáng)技術(shù)具有相當(dāng)?shù)膽?yīng)用潛力。

基于300毫米硅基氮化鎵（GaN-on-Silicon）的氮化鎵芯粒技術(shù)

英特爾代工的研究人員展示了業(yè)界領(lǐng)先的基于300毫米硅基氮化鎵（GaN-on-Silicon）工藝的芯粒技術(shù)，面向高性能、高密度、高效率的電力電子以及高速射頻電子（RF Electronics）應(yīng)用。

該芯粒技術(shù)具備以下特點：

1.薄度業(yè)界領(lǐng)先的氮化鎵芯粒：該芯粒是基于硅襯底僅 19微米（μm）厚，經(jīng)過完整工藝處理、削薄并切割的 300毫米硅基氮化鎵晶圓制造而成。

2.業(yè)界領(lǐng)先的功能完備、片上集成的CMOS數(shù)字電路庫：從邏輯門、多路復(fù)用器、觸發(fā)器到環(huán)形振蕩器，全部基于單片集成的氮化鎵 N型金屬氧化物半導(dǎo)體高電子遷移率晶體管（GaN N-MOSHEMT）與硅基 P溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管（Si PMOS） 工藝實現(xiàn)。

3.可靠性測試表現(xiàn)優(yōu)異：在時間依賴介質(zhì)擊穿（TDDB）、正偏置溫度不穩(wěn)定性（pBTI）、高溫反向偏壓（HTRB）以及熱載流子注入（HCI）等測試中取得了有前景的結(jié)果，表明該 300毫米GaN MOSHEMT技術(shù)能夠滿足所需的可靠性指標(biāo)。

篩查在數(shù)據(jù)中心處理器中表現(xiàn)為靜默數(shù)據(jù)錯誤的制造缺陷

多項行業(yè)研究表明，由制造缺陷引起的靜默數(shù)據(jù)錯誤（SDE）或其他形式的靜默數(shù)據(jù)損壞（SDC），可能會在大規(guī)模部署于數(shù)據(jù)中心的系統(tǒng)級芯片（SoC）設(shè)備中發(fā)生。雖然結(jié)構(gòu)化測試技術(shù)（如掃描測試）是制造測試的重要組成部分，但為了滿足云數(shù)據(jù)中心對質(zhì)量的要求，還必須執(zhí)行基于系統(tǒng)的功能測試。本研究分享了從多代的服務(wù)器SoC中獲得的結(jié)果，這些結(jié)果說明了使用大量多樣化功能測試的重要性，例如英特爾? Data Center Diagnostic Tool測試套件中所包含的功能測試，用于篩查那些在運(yùn)行中表現(xiàn)為靜默數(shù)據(jù)錯誤的缺陷。

英特爾研究人員與合作者主講的技術(shù)會議

從平面到全環(huán)繞柵極（GAA）：二維場效應(yīng)晶體管微縮的穩(wěn)定性和可靠性

二維溝道在接近微縮極限的互補(bǔ)場效應(yīng)晶體管（CFET）結(jié)構(gòu)中，可能在性能上超越硅。然而，在層狀范德華（vdW）溝道與柵氧化層之間形成高質(zhì)量界面，仍然是二維場效應(yīng)晶體管的一大挑戰(zhàn)。

在本研究中，英特爾和維也納工業(yè)大學(xué)的研究人員全面測試了兩種晶體管技術(shù)的穩(wěn)定性與可靠性：平面和GAA場效應(yīng)晶體管。這兩種器件都采用單層（1-L）二硫化鉬（MoS?）溝道，并使用非晶態(tài)氧化鉿（HfO?）柵極堆疊結(jié)構(gòu)：平面結(jié)構(gòu)的HfO?厚度為4.3 nm，GAA結(jié)構(gòu)為4.5 nm。然而，GAA是微縮的二維場效應(yīng)晶體管，具有納米級尺寸，可觀測到單個原子電荷俘獲事件。

本研究的主要目標(biāo)是在滯回效應(yīng)（hysteresis）、偏壓溫度不穩(wěn)定性（BTI）以及隨機(jī)電報噪聲（RTN）測試方面對這兩種技術(shù)進(jìn)行比較。這些測試結(jié)果將有助于更好地理解氧化層內(nèi)部以及溝道/絕緣體界面處的陷阱物理機(jī)制（trap physics）。

用于可與晶圓廠工藝兼容的頂接觸、替換氧化層以及二維場效應(yīng)晶體管層間去除的選擇性刻蝕工藝

過渡金屬二硫族化物（TMDs）有兩個較少被利用的特性，其一是在某些濕法刻蝕劑中表現(xiàn)出的極高化學(xué)穩(wěn)定性，其二是其獨特的各向異性范德華結(jié)構(gòu)。英特爾和IMEC的研究人員利用這兩個特性，實現(xiàn)了對氧化物帽層的選擇性凹陷刻蝕，并在300毫米試生產(chǎn)線中制造了具有類鑲嵌（damascene）型頂接觸的二維場效應(yīng)晶體管，器件包括單層二硫化鎢（WS?）、單層二硫化鉬（MoS?）以及多層二硒化鎢（WSe?）。此外，這項技術(shù)還擴(kuò)展應(yīng)用于替換氧化物堆疊結(jié)構(gòu)，并通過液體插層方法實現(xiàn)了層間的選擇性去除，將頂柵的電容等效厚度從2.5 nm降低到 1.5 nm。這些成果構(gòu)成了二維集成的三個全新的基礎(chǔ)技術(shù)模塊。

技術(shù)課堂

CMOS技術(shù)的進(jìn)展與單元高度微縮的考量因素

近年來，AI的能力出現(xiàn)了巨大飛躍，并顯著拓展了應(yīng)用領(lǐng)域。CMOS技術(shù)在構(gòu)建面向AI應(yīng)用的HPC系統(tǒng)中至關(guān)重要。本技術(shù)課堂聚焦于CMOS微縮的最新進(jìn)展，從鰭式場效應(yīng)晶體管（FinFET）技術(shù)，納米片/全環(huán)繞柵極（GAA）技術(shù)，介質(zhì)隔離的N-P片/叉片技術(shù)，到堆疊式N-P納米片/互補(bǔ)場效應(yīng)晶體管（CFET）。由于技術(shù)發(fā)展節(jié)奏和市場需求演進(jìn)的加快，在功耗/性能/面積（PPA）之外，微縮的額外考量因素包括成本與產(chǎn)品上市時間。整體的微縮策略將會顯著影響制程工藝在主動晶體管及后端互連所有關(guān)鍵維度上的優(yōu)化。背面供電網(wǎng)絡(luò)（BSPDN）為能效比的進(jìn)一步提升和優(yōu)化提供了新的切入點。在同一制程節(jié)點內(nèi)，設(shè)計工藝協(xié)同優(yōu)化（DTCO）的方法論在性能提升與面向制造的優(yōu)化中也發(fā)揮著越來越重要的作用。