8 月 27 日消息，美滿電子（Marvell）宣布推出業(yè)界首個 2nm 制程 64 Gbps 雙向芯粒互連（D2D）接口 IP，旨在幫助芯片設(shè)計人員在提升新一代 XPU 帶寬和性能的同時降低功耗和芯片面積。

據(jù)介紹，該技術(shù)通過單線實現(xiàn) 32 Gbps 的雙向同時通信，并同步提供 2nm 與 3nm 工藝版本。

技術(shù)特性

帶寬密度：超 30 Tbps/mm，達 UCIe 標準同速方案的 3 倍以上

面積優(yōu)化：最小深度配置下，計算芯粒面積需求可降低至傳統(tǒng)方案的 15%。

功耗優(yōu)化：采用自適應(yīng)功耗管理技術(shù)，可根據(jù)數(shù)據(jù)中心突發(fā)流量自動調(diào)節(jié)設(shè)備活動，接口功耗在常規(guī)負載下可降低 75%，高峰流量期間可降低 42%。

可靠性增強：支持冗余通道與自動修復(fù)，減少比特錯誤率，提高良率。

除 D2D 物理層技術(shù)外，Marvell 還提供包括應(yīng)用橋、鏈路層與物理互連在內(nèi)的完整解決方案棧，以縮短客戶新一代 XPU 的上市周期。

IT之家查詢發(fā)現(xiàn)，Marvell 最早在 2024 年 3 月宣布推出 2nm 平臺；2025 年 3 月展示了可運行的 2nm 芯片成果，隨后又發(fā)布了 2nm 定制 SRAM 技術(shù)。本次推出的 2nm 與 3nm 節(jié)點下的 64Gbps D2D 接口，延續(xù)了這一技術(shù)發(fā)展路徑。

根據(jù) Marvell 的定制化戰(zhàn)略，公司通過系統(tǒng)與半導(dǎo)體設(shè)計、先進工藝制造以及涵蓋 SerDes、2D / 3D 芯粒互連、硅光子、定制 HBM、SoC 互連結(jié)構(gòu)、光學(xué) I/O 與 PCIe Gen7 接口在內(nèi)的完整半導(dǎo)體平臺解決方案。