6 月 28 日消息，鎧俠（Kioxia）結(jié)束為期 20 個月的 NAND 閃存減產(chǎn)計劃，日本兩座工廠生產(chǎn)線開工率提升至 100% 之后，上周披露了其 3D NAND 路線圖計劃。

根據(jù) PC Watch 和 Blocks & Files 的報道，鎧俠目標在 2027 年達到 1000 層的水平。

援引媒體報道，3D NAND 在 2014 年只有 24 層，到 2022 年達到 238 層，8 年間增長了 10 倍。而鎧俠目標以平均每年 1.33 倍的速度增長，到 2027 年實現(xiàn) 1000 層堆疊。

三星在上個月表示，計劃 2030 年之前推出超過 1000 層的先進 NAND 閃存芯片，其中鉿基薄膜鐵電（Hafnia Ferroelectrics）將成為這項成就的關鍵。

在摘要部分中寫到，在金屬帶工程柵極中間層（BE-G.IL）、鐵電（FE）開關、溝道中間層（Ch.IL）和硅（MIFIS） FeFET 架構(gòu)中，使用 FE 開關相互作用，來顯著提高性能，表明 hafnia FE 成為擴展 3D VNAND 技術發(fā)展的關鍵推動力。

在 3D NAND 閃存的層數(shù)挑戰(zhàn)上，鎧俠似乎比三星更有野心。

首先是政策和資本扶持，鎧俠受益于內(nèi)存行業(yè)的復蘇，最近獲得了日本政府的補貼和銀行財團的額外融資，此外該公司還計劃今年年底 IPO 上市，讓鎧俠有充足的資金，追求技術進步和成本優(yōu)化。

其二是技術演進和積累，鎧俠預測到 2027 年 NAND 芯片密度將達到 100 Gbit / mm2，實現(xiàn) 1000 層。

提高 3D NAND 芯片的密度不僅僅是在芯片上堆疊更多層，因為每層的邊緣都需要暴露以進行字線電氣連接。這為芯片提供了階梯狀輪廓，隨著層數(shù)的增加，階梯所需的芯片面積也會增加。

鎧俠雄心勃勃地計劃到 2027 年實現(xiàn) 1000  層技術，這是迄今為止所有制造商宣布的最高層數(shù)。然而，要達到這一里程碑，就必須從 TLC（每單元 3 位）過渡到 QLC（每單元 4  位），甚至可能過渡到 PLC（每單元 5 位）。其中涉及的技術挑戰(zhàn)是巨大的，鎧俠能否在 2027 年之前實現(xiàn)這一市場里程碑還有待觀察。