《電子技術(shù)應(yīng)用》
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Concurrent Multi-die Optimization物理實(shí)現(xiàn)方案的應(yīng)用
2023年電子技術(shù)應(yīng)用第8期
黃彤彤1，2，陳昊1，2，武辰飛1，2，許立新3，徐國治3，李玉童3，周國華1，2，歐陽可青1，2
（1.射頻異質(zhì)異構(gòu)集成全國重點(diǎn)實(shí)驗(yàn)室（中興通訊股份有限公司），廣東 深圳 518055； 2.深圳市中興微電子技術(shù)有限公司，廣東 深圳 518055；3.上?？请娮涌萍加邢薰?，上海 200126）
摘要： 隨著芯片制造工藝不斷接近物理極限，使用多die堆疊的3DIC Chiplets設(shè)計(jì)已經(jīng)成為延續(xù)摩爾定律的最佳途徑之一。Integrity 3D-IC平臺(tái)將設(shè)計(jì)規(guī)劃、物理實(shí)現(xiàn)和系統(tǒng)分析統(tǒng)一集成于單個(gè)管理界面中，為3D設(shè)計(jì)提供了系統(tǒng)完善的解決方案。其中傳統(tǒng)的die-by-die流程在3D結(jié)構(gòu)建立后分別對(duì)兩個(gè)die進(jìn)行2D物理實(shí)現(xiàn)，同時(shí)工具也開發(fā)了多die協(xié)同（concurrent multidie）的物理實(shí)現(xiàn)流程，并行式進(jìn)行多顆die的布局布線。此工作在實(shí)際項(xiàng)目中，使用Cadence Integrity 3D-IC 工具，針對(duì)性地建立concurrent multidie的流程，將兩顆die在同一個(gè)設(shè)計(jì)中實(shí)現(xiàn)并行擺放、3D結(jié)構(gòu)單元（Hybrid Bonding bump）的位置優(yōu)化、時(shí)鐘樹綜合和繞線。協(xié)同優(yōu)化的3D物理實(shí)現(xiàn)方案相比于die-by-die方案在設(shè)計(jì)整體結(jié)果上有更好的表現(xiàn)。
中圖分類號(hào)：TN402 文獻(xiàn)標(biāo)志碼：A DOI: 10.16157/j.issn.0258-7998.239801
中文引用格式： 黃彤彤，陳昊，武辰飛，等. Concurrent Multi-die Optimization物理實(shí)現(xiàn)方案的應(yīng)用[J]. 電子技術(shù)應(yīng)用，2023，49(8)：30-35.
英文引用格式： Huang Tongtong，Chen Hao，Wu Chenfei，et al. Application of concurrent multi-die optimization method in physically implematation[J]. Application of Electronic Technique，2023，49(8)：30-35.
Application of concurrent multi-die optimization method in physically implematation
Huang Tongtong1，2，Chen Hao 1，2，Wu Chenfei1，2，Xu Lixin3，Xu Guozhi3，Li Yutong3， Zhou Guohua1，2，Ouyang Keqing1，2
(1.State Key Laboratory of Radio Frequency Heterogeneous Integration（ZTE Corporation），Shenzhen 518055， China； 2.Sanechips Technology Co.， Ltd.， Shenzhen 518055， China；3.Cadence Design System Inc.， Shanghai 200126， China)
Abstract： As the chip manufacturing process is approaching the physical limits, multidie stacked 3DIC Chiplets design has become one of the best ways to continue Moore's Law. Integrity 3D-IC platform integrates design planning, physical implementation, and systematic analysis into one single management interface, providing a comprehensive solution for 3DIC design. In conventional die-by-die flow, after 3D structure is established，two or more dies are implemented phsically and independently. Besides, the tool supports concurrent multidie implementation flow with placement and routing simultaneously in two dies. This work uses Cadence Integrity 3D-IC to establish concurrent multidie implementation flow, including parallel two-die placement , 3D unit (Hybrid Bonding bump) position optimization, clock tree synthesis and routing. The results show the comprehensive performance of concurrent PnR flow is better than die-by-die flow.
Key words : Integrity 3D-IC；concurrent multidie placement；3DIC

0　引言

摩爾定律所帶來的規(guī)模復(fù)雜性推動(dòng)了半導(dǎo)體行業(yè)迅速發(fā)展，晶體管數(shù)量增加使得單芯片的功能增加、性能提升。當(dāng)摩爾定律放緩，系統(tǒng)復(fù)雜性持續(xù)增加，制造工藝不斷接近材料的物理極限時(shí)，依靠半導(dǎo)體的制程微縮提升芯片性能的模式愈發(fā)艱難。集成電路的設(shè)計(jì)發(fā)展逐漸從傳統(tǒng)的二維平面轉(zhuǎn)向三維立體，多die堆疊的3DIC設(shè)計(jì)已經(jīng)成為推動(dòng)后摩爾時(shí)代發(fā)展的重要途徑之一[1]。3D堆疊指兩顆或多顆芯粒通過特殊的工藝結(jié)構(gòu)在垂直方向上直接堆疊[2]，從而實(shí)現(xiàn)芯粒之間及與外部的信號(hào)連接，常見的有通過硅通孔（Through Silicon Via，TSV）的面對(duì)背（Face-to-Back）堆疊形式，或通過微凸點(diǎn)（Microbump）或混合鍵合凸點(diǎn)（Hybrid-Bonding Bump，HB Bump）的面對(duì)面（Face-to-Face）堆疊形式[3-5]。3DIC能夠?qū)⒉煌に囍瞥?、不同功能的芯片封裝整合，實(shí)現(xiàn)更高水平的集成，通過垂直互聯(lián)的短距離和高密度提供更大的通信帶寬，從而使芯片系統(tǒng)具有更佳的性能表現(xiàn)，在異構(gòu)計(jì)算、神經(jīng)網(wǎng)絡(luò)、汽車電子、數(shù)據(jù)中心等領(lǐng)域展現(xiàn)出廣闊的應(yīng)用前景。

Cadence Integrity 3D-IC平臺(tái)是面向異構(gòu)和同構(gòu)2.5D及3D多芯粒堆疊式設(shè)計(jì)的系統(tǒng)規(guī)劃、物理實(shí)現(xiàn)和驗(yàn)證分析統(tǒng)一集成的綜合解決方案。工具對(duì)3DIC的系統(tǒng)級(jí)設(shè)計(jì)提供了多種實(shí)現(xiàn)方案，包括系統(tǒng)設(shè)計(jì)——單die實(shí)現(xiàn)的die-by-die流程，以及多die協(xié)同（concurrent multidie）的物理實(shí)現(xiàn)流程[6-7]。其中die-by-die流程是在3D結(jié)構(gòu)創(chuàng)建后分別對(duì)兩個(gè)die進(jìn)行2D物理實(shí)現(xiàn)，而concurrent multidie流程通過對(duì)兩個(gè)die的協(xié)同布局布線（Place and Route，PnR）及3D結(jié)構(gòu)單元（HB/TSV）的位置優(yōu)化，為芯片體系提供更加系統(tǒng)完備的約束信息，為設(shè)計(jì)整體的時(shí)序和功耗優(yōu)化提供有利條件。

本工作基于Cadence Integrity 3D-IC工具，搭建了 concurrent multidie的物理實(shí)現(xiàn)流程，通過協(xié)同優(yōu)化PnR的方式為該3D設(shè)計(jì)提供了全新可實(shí)現(xiàn)的后端方案，并對(duì)die -by-die方案和concurrent方案的實(shí)現(xiàn)結(jié)果進(jìn)行系統(tǒng)性評(píng)估，為后續(xù)延續(xù)性的設(shè)計(jì)提供良好的經(jīng)驗(yàn)。



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作者信息：

黃彤彤1，2，陳昊1，2，武辰飛1，2，許立新3，徐國治3，李玉童3，周國華1，2，歐陽可青1，2

（1.射頻異質(zhì)異構(gòu)集成全國重點(diǎn)實(shí)驗(yàn)室（中興通訊股份有限公司），廣東 深圳 518055；2.深圳市中興微電子技術(shù)有限公司，廣東 深圳 518055；3.上海楷登電子科技有限公司，上海 200126）

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