在用于個人電腦和高性能服務(wù)器的尖端半導(dǎo)體開發(fā)方面，3D堆疊技術(shù)的重要性正在提高。

在通過縮小電路線寬提高集成度的微細化速度放緩的背景下，3D技術(shù)將承擔(dān)半導(dǎo)體持續(xù)提高性能的作用。

微細化技術(shù)持續(xù)發(fā)展

英特爾1971年發(fā)布的首款CPU的元件數(shù)僅有約2300個；而蘋果最新發(fā)布的M1芯片元件數(shù)達到160億個，增至約700萬倍。

但是，進入2010年代后，線寬接近原子的尺寸，微細化的速度開始放緩。

在此情況下，受到關(guān)注的是將多枚芯片縱向堆疊的3D以及橫向排列連接的技術(shù)，可以不依賴微細化提高半導(dǎo)體的功能。

目前，由于摩爾定律的限制，在提高芯片性能的方向上，研發(fā)人員開辟了另外一個新的路徑，即利用3D技術(shù)通過有效堆疊多個芯片來提高半導(dǎo)體的綜合性能。

法國調(diào)查公司Yole預(yù)測稱，包括3D等技術(shù)在內(nèi)的尖端半導(dǎo)體封裝的2026年市場規(guī)模將增至2021年的1．5倍，達到519億美元。

隨著技術(shù)創(chuàng)新，半導(dǎo)體領(lǐng)域?qū)⒄Q生新的火車頭，相關(guān)市場也有望擴大。

3D堆疊技術(shù)出現(xiàn)的原因

現(xiàn)代芯片的功能越來越復(fù)雜，芯片尺寸也越來越大，導(dǎo)致工藝技術(shù)越來越復(fù)雜，由此帶來了成本問題：不但制造成本高，設(shè)計成本也越來越高。

為了應(yīng)對這個問題，很多人想到了使用模塊化設(shè)計方法，即把功能塊分離成小型模塊，做成一個個高良率、低成本的芯粒，然后根據(jù)需要靈活組裝起來，即把芯片合理剪裁到各種不同的應(yīng)用。

而傳統(tǒng)的3D IC技術(shù)則是將多塊芯片堆疊在一起，并使用TSV技術(shù)將不同的芯片做互聯(lián)。

目前，3D IC主要用在內(nèi)存芯片之間的堆疊架構(gòu)和傳感器的堆疊，而2．5D技術(shù)則已經(jīng)廣泛應(yīng)用在多款高端芯片組中。

現(xiàn)在，抓住先進封裝和3D集成提供的機會，芯粒為安全可靠的電子系統(tǒng)設(shè)計開辟了新的領(lǐng)域。

通過調(diào)整放置在一個芯片封裝中的芯粒數(shù)量，就可以創(chuàng)建不同規(guī)模的系統(tǒng)，大大提升了系統(tǒng)設(shè)計的靈活性和可擴展性，同時也大大降低了研發(fā)成本，縮短了研發(fā)周期。

總體上看，3D堆疊技術(shù)在集成度、性能、功耗等方面更具優(yōu)勢，同時設(shè)計自由度更高，開發(fā)時間更短，是各封裝技術(shù)中最具發(fā)展前景的一種。

當(dāng)前，隨著高效能運算、人工智能等應(yīng)用興起，加上用于提供多個晶圓垂直通信的TSV技術(shù)愈來愈成熟，可以看到越來越多的CPU、GPU和存儲器開始采用3D堆疊技術(shù)。

國際大廠們之間的3D堆疊大戰(zhàn)

·AMD：AMD宣布全面推出世界首款采用3D芯片堆疊的數(shù)據(jù)中心CPU，即采用AMD 3D V－Cache技術(shù)的第三代AMD EPYC處理器，代號［Milan－X］。

這些處理器基于Zen 3核心架構(gòu)，進一步擴大了第三代EPYC處理器系列產(chǎn)品，相比非堆疊的第三代AMD EPYC處理器，可為各種目標(biāo)技術(shù)計算工作負(fù)載提供高達66％的性能提升。

采用AMD 3D V－Cache技術(shù)的第三代AMD EPYC處理器使AMD能夠帶來業(yè)界首個采用3D芯片堆疊技術(shù)且專為工作負(fù)載而生的服務(wù)器處理器。

·臺積電：美國加州圣塔克拉拉第二十四屆年度技術(shù)研討會上，臺積電首度對外界公布創(chuàng)新的系統(tǒng)整合單芯片（SoIC）多芯片3D堆疊技術(shù)。

SoIC技術(shù)是采用硅穿孔（TSV）技術(shù)，可以達到無凸起的鍵合結(jié)構(gòu)，可以把很多不同性質(zhì)的臨近芯片整合在一起。

能直接透過微小的孔隙溝通多層的芯片，達成在相同的體積增加多倍以上的性能。

·英特爾：困于10nm的英特爾也在這方面尋找新的機會，推出其業(yè)界首創(chuàng)的3D邏輯芯片封裝技術(shù) Foveros，F(xiàn)overos首次引入3D堆疊的優(yōu)勢，可實現(xiàn)在邏輯芯片上堆疊邏輯芯片。

英特爾今年7月展現(xiàn)了RibbonFET新型晶體管架構(gòu)，全新的封裝方式可以將NMOS和PMOS堆疊在一起，緊密互聯(lián)，從而在空間上提高芯片的晶體管密度。

·佳能：佳能正在開發(fā)用于半導(dǎo)體3D技術(shù)的光刻機，最早在2023年就會面市。

3D光刻機的曝光面積擴大至現(xiàn)有產(chǎn)品的約4倍，佳能是在原基礎(chǔ)上改進透鏡和鏡臺等光學(xué)零部件，來提高曝光精度，增加布線密度，從而實現(xiàn)3D光刻。

·格芯：格芯宣布推出適用于高性能計算應(yīng)用的高密度3D堆疊測試芯片，該芯片采用格芯 12nm Leading－Performance （12LP） FinFET 工藝制造。

運用Arm 3D網(wǎng)狀互連技術(shù)，核心間數(shù)據(jù)通路更為直接，可降低延遲，提升數(shù)據(jù)傳輸率，滿足數(shù)據(jù)中心、邊緣計算和高端消費電子應(yīng)用的需求。

·IME：IME新一代半導(dǎo)體堆疊法，透過面對面和背對背晶圓鍵合與堆疊后，以 TSV結(jié)合，相較臺積電和AMD的SRAM堆疊技術(shù)，IME新技術(shù)更進一步。

·華為：去年華為曾被曝出［雙芯疊加］專利，這種方式可以讓14nm芯片經(jīng)過優(yōu)化后比肩7nm性能，但當(dāng)時曝光的這種通過堆疊的方式與蘋果的Ultra Fusion架構(gòu)還是有所不同。

雖然同樣是指雙芯片組合成單個主芯片，但蘋果與華為可以說是兩種截然不同的方式。

采用面積換性能，用堆疊換性能，使得不那么先進的工藝也能持續(xù)讓華為在未來的產(chǎn)品里面，能夠具有競爭力。

結(jié)尾：

如果將各種芯片結(jié)合起來的3D技術(shù)得到普及，專注于設(shè)計的無廠半導(dǎo)體廠商之間、以及與后工序代工企業(yè)等的合作將提高重要性。

以3D半導(dǎo)體的開發(fā)和制造技術(shù)為核心，半導(dǎo)體廠商的行業(yè)勢力版圖有可能發(fā)生改變。