《電子技術(shù)應(yīng)用》
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一种低成本VPX背板总线测试设备
2020年电子技术应用第10期
马力科
中国电子科技集团公司第十研究所，四川 成都610036
摘要： 分析了常见高速串行总线测试方案的优缺点，针对VPX高速背板结构和信号定义特征，提出了一种低成本的VPX背板高速串行总线的测试方法。该方法以FPGA为运算核心，通过巧妙的结构设计和高速串行电路设计，实现了单次同时测试最多16对高速收发通道，且可进行高速串行总线从物理层、链路层到协议层的信号误码率测试和眼图测试，每通道测试速率可大于10 Gb/s。
中圖分類號： TN802；TN98
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.200063
中文引用格式： 馬力科. 一種低成本VPX背板總線測試設(shè)備[J].電子技術(shù)應(yīng)用，2020，46(10)：69-72，78.
英文引用格式： Ma Like. A low cost test equipment for high speed bus on VPX backplane[J]. Application of Electronic Technique，2020，46(10)：69-72，78.
A low cost test equipment for high speed bus on VPX backplane
Ma Like
China Electronics Technology Group Corporation No.10 Research Institute，Chengdu 610036，China
Abstract： The advantages and disadvantages of common high-speed serial bus test schemes are analyzed. Aiming at the characteristics of VPX high-speed backplane structure and signal definition, a low-cost VPX backplane high-speed serial bus test method is proposed. It takes FPGA as the operation core, with ingenious structure design and high-speed serial circuit design, it can test up to 16 pairs of high-speed transceiver channels each time, and can test the signal error rate and eye chart of high-speed serial bus from physical layer, link layer to protocol layer, and the test rate of each channel can be greater than 10 Gb/s.
Key words : VPX backplane；high-speed bus；signal integrity；signal error rate

0 引言

    隨著高速數(shù)據(jù)總線在嵌入式信號處理領(lǐng)域的廣泛使用，嵌入式系統(tǒng)歷經(jīng)了從并行總線PCI、CPCI、VME、VXS，到高速串行總線CPCIe、VPX的演進。特別是自2006年VITA46系列VPX基本標準規(guī)范發(fā)布以來，VITA組織此后又陸續(xù)發(fā)布了VITA48 REDI加固增強機械設(shè)計規(guī)范，對VPX結(jié)構(gòu)加固和散熱進行了規(guī)范，解決了由于模塊性能提高帶來的功耗增加問題并提供了相應(yīng)的風冷和加固導冷措施；而VITA65 OpenVPX規(guī)范進一步對VPX的機械尺寸、供電方式、散熱方式和通信協(xié)議進行了規(guī)定，并補充了背板、模塊等的標準架構(gòu)，真正成為了一種具有開放式架構(gòu)的信號處理平臺。最新的VPX規(guī)范已更新至VITA65.1[1]。

    VPX由于其平臺靈活性、更高的傳輸帶寬和靈活的交換能力，得到了廣泛的推廣，而VPX之所以具有如此強大的通信帶寬和交換能力，其核心在于其采用了高速串行數(shù)據(jù)總線。高速串行總線以低壓差差分信號傳輸，可通過單線1x或多線2x、4x、8x、16x等方式傳輸，且單線傳輸速率可覆蓋1.25 Gb/s~12.5 Gb/s以上[2]。當數(shù)據(jù)信號傳輸速率達到Gb/s數(shù)量級以上后，高速信號完整性設(shè)計就是不可忽略的了，而如何對高速機箱背板的信號完整性進行測試驗證，將是決定系統(tǒng)和設(shè)備是否可以可靠使用的關(guān)鍵[3]。

    針對這一問題，傳統(tǒng)的信號完整性測試方法，需要若干臺價格昂貴的儀器設(shè)備測試，價格超過百萬元，還只能每次測試一對信號線，測試效率低。本文針對VPX高速背板的特征，提出了一種低成本的VPX背板高速串行總線測試方法，可方便地一次性對多根高速信號線進行物理層、鏈路層、協(xié)議層測試，更加貼近實際使用環(huán)境，既靈活又節(jié)約了成本。




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作者信息:

馬力科

(中國電子科技集團公司第十研究所，四川 成都610036)

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