最近，Imec的CMOS“老板”Sri Samavedam看到了半導(dǎo)體行業(yè)的五個趨勢。

　　趨勢1：摩爾定律將在未來8到10年內(nèi)持續(xù)下去 

　　在接下來的8到10年中，CMOS晶體管的密度縮放將大致遵循摩爾定律。這將主要通過EUV圖案化（patterning）方面的進展以及通過引入能夠?qū)崿F(xiàn)邏輯標(biāo)準(zhǔn)單元縮放的新型設(shè)備架構(gòu)來實現(xiàn)。

　　在7nm技術(shù)節(jié)點中引入了極紫外（EUV）光刻技術(shù)，可在一個曝光步驟中對一些最關(guān)鍵的芯片結(jié)構(gòu)進行圖案化。除了5nm技術(shù)節(jié)點之外（例如，當(dāng)關(guān)鍵的后端（BEOL）金屬間距小于28-30nm時），多圖案EUV光刻變得不可避免，從而大大增加了晶圓成本。

　　最終，我們預(yù)計高數(shù)值孔徑（high-NA）EUV光刻技術(shù)將可用于構(gòu)圖該行業(yè)1nm節(jié)點的最關(guān)鍵層。該技術(shù)將把其中一些層的多圖案化推回單一圖案化，從而降低成本，提升良率并縮短周期。

　　例如，Imec通過研究隨機缺陷率，為推進EUV光刻做出了貢獻。孤立的缺陷，例如微橋，局部折線以及缺少或合并的觸點。隨機缺陷率的改善可以導(dǎo)致使用較低劑量，從而提高產(chǎn)量。我們試圖了解，檢測和減輕隨機故障，并且最近可能會報告隨機缺陷率提高了一個數(shù)量級。

　　為了加快高NA EUV的引入，我們正在安裝Attolab –允許在使用高NA工具之前測試一些用于高NA EUV的關(guān)鍵材料（例如掩模吸收層和抗蝕劑）。該實驗室中的光譜表征工具將使我們能夠在亞秒級的時間范圍內(nèi)觀察抗蝕劑的關(guān)鍵EUV光子反應(yīng)，這對于理解和減輕隨機缺陷的形成也很重要。目前，我們已經(jīng)成功完成了Attolab安裝的第一階段，并希望在接下來的一個月中獲得高NA NAV曝光。

　　除了EUV光刻技術(shù)的進步外，如果沒有前端（FEOL）器件架構(gòu)的創(chuàng)新，摩爾定律就無法繼續(xù)。如今，F(xiàn)inFET器件已成為主流的晶體管架構(gòu)，最先進的節(jié)點在6軌（6T）標(biāo)準(zhǔn)單元中具有2個鰭。但是，將FinFET縮小至5T標(biāo)準(zhǔn)單元會導(dǎo)致鰭減少，而標(biāo)準(zhǔn)單元中每個設(shè)備只有1個鰭，導(dǎo)致單位面積的設(shè)備性能急劇下降。

　　垂直堆疊的納米片結(jié)構(gòu)被認(rèn)為是下一代器件，可以更有效地利用器件尺寸。另一個關(guān)鍵的縮放助推器是埋入式電源軌（BPR）。這些BPR埋在芯片的FEOL中而不是BEOL中，將釋放互連資源以進行路由。

　　將納米片縮放到2nm世代將受到n-p空間的限制。Imec將forksheet體系結(jié)構(gòu)設(shè)想為下一代器件。通過用介電壁定義n-p空間，可以進一步縮放軌道高度。

　　與傳統(tǒng)的HVH設(shè)計相反，另一種有助于提高布線效率的標(biāo)準(zhǔn)單元體系結(jié)構(gòu)是金屬線的垂直-水平-垂直（VHV）設(shè)計?；パaFET（CFET）將實現(xiàn)最終的標(biāo)準(zhǔn)單元縮小至4T，該互補FET（CFET）通過將n-FET折疊在p-FET之上，從而在單元一級充分利用了三維尺寸，反之亦然。

　　趨勢2：固定功率下邏輯性能的提高將減慢

　　通過上述創(chuàng)新，我們期望晶體管密度遵循Gordon Moore提出的路徑。

　　但是由于無法縮放電源電壓，固定功率下的節(jié)點到節(jié)點性能改進（稱為Dennard縮放）已經(jīng)放緩。全球研究人員正在尋找彌補這種速度下降并進一步提高芯片性能的方法。由于改善了功率分配，預(yù)計上述掩埋的電源軌將在系統(tǒng)級別提供性能提升。

　　此外，imec致力于將應(yīng)力整合到納米片和叉子片器件中，并致力于提高線中間（MOL）的接觸電阻。更進一步，由于n器件和p器件可以獨立優(yōu)化，因此順序CFET器件將為合并高遷移率材料提供靈活性。

　　通道中的2D材料（例如二硫化鎢（WS2））有望提高性能，因為它們可實現(xiàn)比Si或SiGe更大的柵極長度定標(biāo)。一種有前途的基于2D的設(shè)備架構(gòu)涉及多個堆疊的薄片，每個薄片都被柵堆疊包圍并從側(cè)面接觸。仿真表明，這些器件在以1nm節(jié)點或更高為目標(biāo)的按比例縮放的尺寸上可以勝過納米片。

　　在imec上，已經(jīng)展示了在300mm晶圓上具有雙層WS2的雙柵極晶體管，柵極長度低至17nm。為了進一步改善這些器件的驅(qū)動電流，我們強烈致力于改善溝道的生長質(zhì)量，摻入摻雜劑并改善這些新型材料的接觸電阻。我們試圖通過將物理特性（例如生長質(zhì)量）與電特性相關(guān)聯(lián)來加快這些設(shè)備的學(xué)習(xí)周期。

　　除了FEOL，BEOL中的路由擁塞和RC延遲已成為提高性能的重要瓶頸。

　　為了提高通孔電阻，我們正在研究使用Ru或Mo的混合金屬化工藝。我們希望半鑲嵌金屬化模塊可以同時提高最緊密間距金屬層的電阻和電容。

　　半大馬士革將允許我們通過直接構(gòu)圖來增加金屬線的縱橫比（以降低電阻），并使用氣隙作為線之間的電介質(zhì)（以控制電容的增加）。同時，我們屏蔽了多種替代導(dǎo)體，例如二元合金，以替代“舊銅”，以進一步降低線路電阻。

　　趨勢3：通過3D技術(shù)實現(xiàn)更異構(gòu)的集成

　　在行業(yè)中，我們看到越來越多的利用2.5D或3D連接性通過異構(gòu)集成構(gòu)建系統(tǒng)的示例。這些選件有助于解決內(nèi)存問題，在受規(guī)格限制的系統(tǒng)中增加功能或提高大型芯片系統(tǒng)的良率。借助緩慢的邏輯PPAC（性能，功耗，面積成本），SoC（片上系統(tǒng)）的智能功能分區(qū)可以為擴展提供另一個旋鈕。

　　一個典型的示例是高帶寬內(nèi)存（HBM）堆棧，該堆棧由堆疊的動態(tài)隨機存取存儲器（DRAM）芯片組成，這些芯片通過短插入器鏈接直接連接到處理器芯片（例如GPU或CPU）。

　　最近的例子包括在Intel的Lakefield CPU中進行裸片堆疊，或者在AMD的7nm Epyc CPU中使用中介層上的小芯片。將來，我們希望看到更多此類異構(gòu)SoC，這是提高系統(tǒng)性能的一種有吸引力的方法。

　　為了將技術(shù)選項與系統(tǒng)級別的性能聯(lián)系起來，我們建立了一個名為S-EAT（啟用先進技術(shù)的系統(tǒng)基準(zhǔn)測試）的框架。該框架使我們能夠評估特定技術(shù)選擇對系統(tǒng)級性能的影響。例如：在緩存層次結(jié)構(gòu)的較低級別上，我們可以從3D分區(qū)片上存儲器中受益嗎？如果將靜態(tài)隨機存取存儲器（SRAM）替換為磁性RAM（MRAM）存儲器，那么在系統(tǒng)級會發(fā)生什么？

　　作為說明，我們已使用該平臺找到包含CPU以及L1，L2和L3高速緩存的高性能移動SoC的最佳分區(qū)。在傳統(tǒng)設(shè)計中，CPU將以平面配置駐留在高速緩存旁邊。

　　我們評估了將緩存移至另一塊芯片的影響，該芯片與3D晶圓鍵合技術(shù)堆疊到了CPU芯片上。由于高速緩存和CPU之間的信號現(xiàn)在傳播的距離更短，因此可以預(yù)期速度和延遲會有所改善。仿真實驗得出的結(jié)論是，將L2和L3高速緩存移到頂層而不是僅將L1或同時將所有3個高速緩存移到頂層是最佳選擇。

　　為了能夠在緩存層次結(jié)構(gòu)的這些更深層次上進行分區(qū)，需要高密度的晶圓間堆疊技術(shù)。我們已經(jīng)展示了700nm互連間距的晶圓間混合鍵合，并相信鍵合技術(shù)的進步將在不久的將來實現(xiàn)500nm間距互連。

　　異構(gòu)集成可通過3D集成技術(shù)實現(xiàn)，例如使用Sn微凸點的管芯到管芯或管芯到硅中介層堆疊，或使用混合銅鍵合的管芯到硅堆疊。生產(chǎn)中最先進的錫微凸點間距已達到約30mm。在imec，我們正在推動當(dāng)今無限可能。

　　我們已經(jīng)展示了一種基于Sn的微凸點互連方法，互連間距可降至7μm。這樣的高密度連接可充分利用直通硅過孔技術(shù)的全部潛力，并使裸片之間或裸片與硅中介層之間的3D互連密度提高16倍以上。

　　這樣可以大大減少HBM I / O接口的SoC面積要求（從6降至1 mm2），并有可能將與HBM存儲器堆棧的互連長度縮短多達1 mm。使用混合銅鍵合也可以將芯片直接鍵合到硅上。我們正在開發(fā)從芯片到芯片混合鍵合的知識，以高公差的拾取和放置精度開發(fā)出最小3mm間距的管芯到芯片的混合鍵合。

　　隨著SoC變得越來越異構(gòu)，芯片上的不同功能（邏輯，存儲器，I / O接口，模擬等）不必來自單一的CMOS技術(shù)。對不同的子系統(tǒng)使用不同的處理技術(shù)來優(yōu)化設(shè)計成本和產(chǎn)量可能會更有利。這種發(fā)展還可以滿足更多芯片多樣化和定制化的需求。

　　趨勢4：NAND和DRAM達到極限。新興的非易失性存儲器正在增加

　　相對于2019年，預(yù)計2020年將是存儲器表現(xiàn)“平庸”的一年。到2021年之后，預(yù)計該市場將再次開始增長。新興的非易失性存儲器市場預(yù)計將以> 50％的復(fù)合年增長率增長，這主要是由對嵌入式磁性隨機存取存儲器（MRAM）和獨立相變存儲器（PCM）的需求驅(qū)動的。

　　未來幾年，NAND存儲將繼續(xù)擴展規(guī)模，而不會造成架構(gòu)上的變化。當(dāng)今最先進的NAND產(chǎn)品具有128層存儲功能。

　　3D縮放將繼續(xù)進行可能通過晶圓間鍵合實現(xiàn)的其他層。Imec通過開發(fā)諸如釕之類的低電阻字線金屬，研究備用存儲器電介質(zhì)堆棧，改善溝道電流并確定控制由于堆疊層數(shù)量增加而產(chǎn)生的應(yīng)力的方法，為該路線圖做出了貢獻。

　　我們還專注于用更先進的FinFET器件取代NAND外圍中的平面邏輯晶體管。我們正在探索使用新型纖鋅礦材料替代高端存儲應(yīng)用中的3D NAND的3D鐵電FET（FeFET）。作為傳統(tǒng)3D NAND的替代品，我們正在評估新型存儲器的可行性。

　　對于DRAM，單元縮放正在減慢，并且可能需要EUV光刻來改善圖案化。三星最近宣布生產(chǎn)10nm（1a）級EUV DRAM。除了探索用于對關(guān)鍵DRAM結(jié)構(gòu)進行圖案化的EUV光刻技術(shù)之外，imec還提供了真正的3D DRAM解決方案的基礎(chǔ)。從存儲陣列放在外圍的頂部開始。

　　這種架構(gòu)需要用于陣列晶體管的低熱預(yù)算沉積半導(dǎo)體。這就是低溫IGZO（或銦鎵鋅氧化物）晶體管系列進入市場的地方。我們已經(jīng)展示了40nm柵極長度的IGZO器件，其Ion / Ioff比> 1E12。

　　并且，我們將繼續(xù)使用從頭開始的仿真和實驗來探索替代的低溫半導(dǎo)體，以滿足穩(wěn)定性，遷移率和可靠性的要求。最終的3D DRAM實現(xiàn)還需要將這些材料沉積在形貌上。

　　這推動了對用于層形成的原子層沉積（ALD）的需求。最后，與NAND一樣，我們著眼于啟用具有高k /金屬柵極結(jié)構(gòu)的基于FinFET的外圍設(shè)備，以替代具有多晶硅柵極的平面晶體管。

　　在嵌入式內(nèi)存領(lǐng)域，人們需要付出巨大的努力來理解并最終銷毀所謂的內(nèi)存墻：CPU可以從DRAM或基于SRAM的緩存中訪問數(shù)據(jù)的速度有多快？如何確保與多個CPU內(nèi)核訪問共享緩存的緩存一致性？有哪些限制速度的瓶頸？如何改善用于獲取數(shù)據(jù)的帶寬和數(shù)據(jù)協(xié)議？

　　Imec部署了系統(tǒng)級模擬器平臺S-EAT，以深入了解這些瓶頸。該框架還允許評估新型存儲器作為SRAM的替代品，以了解各種工作負(fù)載的系統(tǒng)性能。

　　我們正在研究各種磁性隨機存取存儲器（MRAM），包括自旋傳遞扭矩（STT）-MRAM，自旋軌道扭矩（SOT）-MRAM和壓控磁各向異性（VCMA）-MRAM），以潛在地取代某些傳統(tǒng)的基于L1，L2和L3 SRAM的緩存。

　　這些MRAM存儲器中的每一個都有其自身的優(yōu)點和挑戰(zhàn)，并且可以通過提高速度，功耗和/或內(nèi)存密度來幫助我們克服內(nèi)存瓶頸。為了進一步提高密度，我們還積極研究可以與磁性隧道結(jié)集成在一起的選擇器設(shè)備-這些是MRAM器件的核心。

　　趨勢5：Edge AI

　　未來5年內(nèi)，邊緣AI預(yù)計將以100％以上的速度增長，是芯片行業(yè)最大的趨勢之一。與基于云的AI相反，推理功能本地嵌入在位于網(wǎng)絡(luò)邊緣的物聯(lián)網(wǎng)（IoT）端點上，例如手機和智能揚聲器。物聯(lián)網(wǎng)設(shè)備與相對較近的邊緣服務(wù)器進行無線通信。該服務(wù)器決定將哪些數(shù)據(jù)發(fā)送到云服務(wù)器（通常，對時間不太敏感的任務(wù)（如重新培訓(xùn)）所需的數(shù)據(jù)）以及在邊緣服務(wù)器上處理哪些數(shù)據(jù)。

　　與基于云的AI需要將數(shù)據(jù)從端點來回移動到云服務(wù)器相比，邊緣AI可以更輕松地解決隱私問題。它還具有響應(yīng)速度快和減少云服務(wù)器工作負(fù)載的優(yōu)勢。想象一下需要基于AI做出決策的自動駕駛汽車。由于需要非常迅速地做出決策，因此系統(tǒng)無法等待數(shù)據(jù)傳輸?shù)椒?wù)器并返回。由于電池供電的IoT設(shè)備通常施加的功率限制，這些IoT設(shè)備中的推理引擎也需要非常節(jié)能。

　　如今，使用快速GPU或ASIC進行計算的邊緣AI芯片（邊緣服務(wù)器內(nèi)部的芯片）可提供每秒1-100兆次運算/瓦（Tops / W）的效率，大約每秒1瓦。對于物聯(lián)網(wǎng)實施，將需要更高的效率。Imec的目標(biāo)是證明推理效率為10,000 Tops / W。

　　通過研究模擬內(nèi)存中計算架構(gòu)，我們正在尋求一種不同的方法。這種方法打破了傳統(tǒng)的馮·諾依曼（Von Neumann）計算范式，后者基于將數(shù)據(jù)從內(nèi)存發(fā)送到CPU（或GPU）進行計算。

　　借助模擬內(nèi)存中計算，可以在內(nèi)存框架內(nèi)完成計算，從而節(jié)省了來回移動數(shù)據(jù)的大量功能。

　　在2019年，我們展示了一個基于SRAM的模擬內(nèi)存計算單元（內(nèi)置22nm FD-SOI技術(shù)），可實現(xiàn)1000Tops / W的效率。為了將這個數(shù)字進一步提高到10,000Tops / W，我們正在研究非易失性存儲器，例如SOT-MRAM，F(xiàn)eFET和基于IGZO的存儲器。