內(nèi)容提要：

　　·采用統(tǒng)一的布線和物理優(yōu)化引擎，已經(jīng)完成數(shù)百次從16nm到5nm及更小工藝節(jié)點的成功投片

　　·業(yè)界首款支持機器學習的統(tǒng)一物理優(yōu)化引擎，PPA較前代流程提升達20%

　　·唯一采用集成時序和電壓降簽核引擎的數(shù)字全流程，為用戶提供獨一無二的簽核收斂

　　中國上海，2020年3月18日——楷登電子（美國Cadence公司，NASDAQ：CDNS）今日發(fā)布已經(jīng)過數(shù)百次先進工藝節(jié)點成功流片驗證的新版Cadence 數(shù)字全流程，進一步優(yōu)化功耗，性能和面積，廣泛應用于汽車，移動，網(wǎng)絡，高性能計算和人工智能（AI）等各個領域。流程采用了支持機器學習（ML）功能的統(tǒng)一布局布線和物理優(yōu)化引擎等多項業(yè)界首創(chuàng)技術(shù)，吞吐量最高提升3倍，PPA最高提升20%，助力實現(xiàn)卓越設計。

　　如需了解更多有關Cadence數(shù)字全流程的信息，請訪問www.cadence.com/go/digital。

　　經(jīng)過多項關鍵技術(shù)，全新Cadence數(shù)字全流程實現(xiàn)了PPA和吞吐量的進一步提升：

　　·Cadence數(shù)字全流程iSpatial技術(shù)：iSpatial技術(shù)將Innovus設計實現(xiàn)系統(tǒng)的GigaPlace布線引擎和GigaOpt優(yōu)化器集成到Genus 綜合解決方案，支持布線層分配，有效時鐘偏移和通孔支柱等特性。iSpatial技術(shù)讓用戶可以使用統(tǒng)一的用戶界面和數(shù)據(jù)庫完成從Genus物理綜合到Innovus設計實現(xiàn)的無縫銜接。

　　·機器學習（ML）功能：ML功能可以讓用戶用現(xiàn)有設計訓練iSpatial優(yōu)化技術(shù)，實現(xiàn)傳統(tǒng)布局布線流程設計裕度的最小化。

　　·優(yōu)化簽核收斂：數(shù)字全流程采用統(tǒng)一的設計實現(xiàn)，時序簽核及電壓降簽核引擎，通過所有物理，時序和可靠性目標設計的同時收斂來增強簽核性能，幫助客戶降低設計裕度，減少迭代。

　　“基于已經(jīng)廣泛采納的集成流程，全新的增強版數(shù)字全流程進一步強化了Cadence在數(shù)字與簽核設計領域的領導力，助力客戶實現(xiàn)SoC卓越設計，”Cadence公司資深副總裁兼數(shù)字與簽核事業(yè)部總經(jīng)理Chin-Chi Teng博士表示?！拔覀兣c客戶緊密合作，緩解大規(guī)模設計下日益緊張的時間壓力，提供高效達成PPA目標的全部所需?！?/p>

　　Cadence數(shù)字全流程包括Innovus設計實現(xiàn)系統(tǒng)，Genus綜合解決方案，Tempus時序簽核解決方案和Voltus IC電源完整性解決方案。流程為客戶提供實現(xiàn)設計收斂的快速路徑和更好的可預測性，支持公司的智能系統(tǒng)設計戰(zhàn)略，助力實現(xiàn)高級節(jié)點片上系統(tǒng)（SoC）的卓越設計。

　　客戶反饋

　　“我們一直不遺余力地讓高性能核心滿足越來越高的性能目標。通過Innovus設計實現(xiàn)系統(tǒng)GigaOpt優(yōu)化器工具新增的ML能力，我們得以快速完成CPU核心的自動訓練，提高最大頻率，并將時序總負余量降低80%。簽核設計收斂的總周轉(zhuǎn)時間可以縮短2倍。

　　-MediaTek公司計算和人工智能技術(shù)事業(yè)部總經(jīng)理，Dr. SA Hwang

　　“Cadence數(shù)字全流程的iSpatial技術(shù)可以精確預測完整布局對PPA的優(yōu)化幅度，實現(xiàn)RTL，設計約束和布局布線的快速迭代，總功耗減少6%，且設計周轉(zhuǎn)時間加快3倍。同時，Cadence獨特的ML能力讓我們在Samsung Foundry的4nm EUV節(jié)點訓練設計模型，實現(xiàn)了5%額外性能提升和5%漏電功率減少。”

　　- Samsung Electronics代工設計平臺開發(fā)執(zhí)行副總裁，Jaehong Park